Cadence Allegro PCB Editor 学习笔记——常用规则设置（保姆级教程）
目录
1.PCB常用规则设置
规则设置是 PCB设计中重要的一个环节，可以通过PCB 规则设置，确保PCB符合电气要求和加工要求，对于PCB设计来说，这些设计规则包括对元器件放置、布线和信号完整性等。对于常规的电子设计而言，不需要用到全部的规则，为了使你能更直观快速地学会使用，这里针对常用的规则设置进行讲解。
1.1规则设置的界面
在顶层菜单中，Setup→constraints→constraints Manager，进入规则管理器，如图1所示。在左侧的Worksheet Selector 中选择常用的规则设置，如图2所示。
图1
图2
注：常用规则如下：
（1）Electrial（电气规则）：主要用于控制蛇形走线的等长。
（2）Physical（物理规则）：用于设置走线的宽度等参数。
（3）Spacing（区域规则）：用于设置线和线，线和焊盘之间的间距等。
1.2线宽规则设置
在完成元器件布局以及计算好阻抗线宽之后，就要进行布线的操作。在布线之前，需要添加走线的规则，这样走出来的线宽才符合阻抗要求。
1.2.1添加阻抗线宽
（1）单击左栏中的Physical选项，进行物理规则设置，此选项主要用于走线的线宽以及差分信号的线宽和线距 。如图3所示。
图3
（2）在Physical Constraint Set中All layers中默认（DEFAULT)线宽为5mil（0.127mm），可以根据PCB的需求自由更改设置线宽的参数，此设置主要用于布线规则的添加。
注：其中Line Width（线宽），Min Width：最小线宽，Max Width：最大线宽。设置最小线宽即可，最大线宽不用设置。
Neck：比如你的差分线在正常情况下是设置的规则是5mil ，当遇到很窄的地方要穿过去的时候（比如在两个过孔之间），按所设置的规则无法满足，这时切换到 neck mode 就可以穿过去了。这也就是为什么要设置neck的原因，设置的参数根据情况而定。
Differential Pair（差分线）：设置差分线的间距。
1.2.2添加新线宽，新建规则
单击默认的规则（DEFAULT），单击鼠标右键，执行菜单命令Create→Physical CSet，如图4所示，在弹出的对话框中输入新建规则的名称，然后根据实际情况设置所需要的规则参数即可。
图4
注：在创建新规则时，如果无法进行创建，请返回PCB界面，查看左下角的状态是否为（idle），在执行命令的时候是无法创建新的规则的，请确保左下角状态为（idle）。如图5所示。
图5
1.2.3布线规则驱动
在完成布线规则的添加后，前往Net→All layers，其中Referenced Physical CSet选项下，根据需要选择已添加的布线规则进行驱动，才能使其在PCB走线时完成对线宽的要求。如图6所示。
图6
1.3间距规则设置
单击左栏中的Spacing选项，选择Spacing Constraint Set，单击打开All layers，可以看见PCB上所有需要设置间距规则的元素，根据需要设置参数大小即可。如图7所示。
图7
1.3.1添加新的间距
在间距规则界面，右键单击，执行菜单命令Create→Spacing CSet，如图8所示，在弹出的对话框中输入新建规则的名称，然后根据实际情况设置所需要的规则参数即可。
图8
1.3.2区域规则驱动
在完成区域规则的添加后，前往Net→All layers，其中Referenced Spacing CSet选项下，根据需要选择已添加的区域规则进行驱动，才能使其在PCB走线时完成对间距的要求。如图9所示。
图9
1.3.3独立区域规则添加
（1）在左栏中选择Region，右键单击，执行菜单命令Create→Region，如图10所示，在弹出的对话框中输入名称。
图10
（2）要对这个区域的规则进行选取，在规则驱动栏中选择之前已添加好的规则，这样此区域就符合规则设置的要求了。如图11所示。
图11
（3）返回PCB界面，在PCB界面，顶部菜单栏中添加铜皮（shape）即可。如图12所示。
图12
注：
Polygon：多边形
Rectangular：矩形
Circular：圆形
（4）在放置铜皮的时候，需选择放置在Constraint Region层。如图13所示。
图13
（5）根据需要选择放置的层。如图14所示。
图14
（6）指定规则，最后放置在有需要的区域。如图15所示。
图15
1.4电气规则设置
1.4.1创建等长组（Match Group）
电气规则设置也就是等长设置，在左侧菜单栏中选择Electrial→Net→Routing→Relative Propagation Delay，选择需要等长的网络（长按ctrl键可多选），右键单击创建Match Group，在弹出的对话框中输入名称。如图16所示。
注：如果无法创建Match Group，请看图5 。
图16
1.4.2设置误差值
创建完成后，在Delta：Tolerance栏，右键单击，选择change，根据实际情况设置误差值。如图17所示。
图17
1.4.3选取目标线（target）
误差值设置完成后，选取一根线作为目标线，具体操作为：右键单击选取好的线，选择Set as target选项。设置完成后，则这组所有的线就按照目标线为基准，然后即可进行等长操作了。如图18所示。
图18
1.4.4创建Pin Pair
在进行等长操作时，会遇到相同网络的多个元器件进行连接，也就是同一根线要穿过多个元器件，并且要和其他线等长，具体操作为：
（1）单击左栏中的选项Electrial→Net→Routing→Relative Propagation Delay，选择需要进行等长操作的网络，单击右键创建一个pin pair，如图19所示。
图19
（2）在弹出的窗口进行端点的选择，如图20，即为此网络由元器件U9到U32进行等长，并且要对同一组网络全部创建pin pair。
图20
1.4.5创建Pin Pair的等长组
（1）选取该组网络所有创建好的pin pair，创建等长组Match Group，如图21所示，在弹出的对话框中输入名称即可，如图22所示。
图21
图22
（2）创建好的Match Group组如图23所示。
图23
（3）创建完成Match Group组后，设置误差值，然后选取一根线，单击右键，设置为目标线，则该组内所有的线以目标线为基准，然后进行等长操作即可。如图24所示。
图24
1.4.6引脚延迟（Pin Delay）
在高速PCB设计中，除了完成走线长度的等长以外，还要对元器件封装本身的引脚长度进行设置，所谓的封装本身长度指的是元器件内部的引脚长度，这个长度可以参考芯片厂家提供的数据，而我们要做的就是将厂家提供的数据导入到规则管理器内即可。具体操作如下：
（1）将芯片厂家提供的数据输入到Excel表格中，如图25所示。第一列为芯片的引脚名称，第二列为芯片的引脚长度数据，然后将其保存为后缀是.csv的文件即可导入到PCB中，从而完成对元器件封装本身的引脚延迟。
图25
注：在保存后缀为.csv时，选择CSV（逗号分隔），而不选择CSV UTF-8（逗号分隔），否则在导入pin delay时系统会报错。
（2）打开PCB Editor，在顶层菜单中，File→Import→Pin Delay，如图26所示。
图26
（3）在弹出的窗口中，pin delay file选项，选取刚才已完成的pin delay文件，然后用鼠标在PCB界面选中需要导入引脚长度的芯片，然后点击Import选项即可。如图27所示。
图27
（4）导入成功后，Pin Delay栏就会由空白变成芯片引脚延迟的数据。如图28所示。Pin Delay空白栏如图18所示。
图28
注：如果完成导入后，但是并未在界面中发现pin dealy列，可在顶部菜单中找到View→Show All Columns选项，打开即可看见隐藏的列表。如图29所示。
图29
1.4.7规则的导入和导出
在PCB的布局和布线中，规则是可以复用的，如物理规则、间距规则、电气规则等，具体操作如下：
导出：
（1）在顶部菜单栏中File→Export→Constraints，进行规则的导出。如图30所示。
图30
（2）导出时，按照默认选项导出即可完成，如图31所示。
图31
导入：
（1）在顶部菜单栏中File→Import→Constraints，进行规则的导入。如图32所示。
图32
（2）在弹出的窗口中选择刚才导出的dcf文件，下面选项中，一般默认选择Overwriter，然后点击Open即可导入所有规则。如图33所示。
图33
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