[课设分享]gmid方法设计折叠共源共栅放大器

m0_75114321

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m0_75114321 · 2025-07-12 12:40:47 发布

前段时间自己搭建了一个折叠共源共栅放大器，在此把设计的过程分享出来，本人是初学者，不对的地方请大家多多指正。工程源文件附在末尾。

需要掌握的知识

Cadence的安装与使用

【CentOS 7】Cadence IC 617安装指南（学习用）（2023/04/02修改） - 哔哩哔哩
 cadence virtuoso 初入门，从安装到跑通反相器-CSDN博客
 模拟IC设计中的软件操作

折叠共源共栅放大器

具体理论可参考拉扎维的模拟集成电路设计一书。

图1 PMOS输入的折叠共源共栅运放原理图

分析差分电路，使用半边电路等效的方法，这里我以左半边电路分析为例。

观察电路图，从电流流动的方向看，电路整体结构为M9串M7串M3，M1与M9、7、3并联，电流共同流过M5。

增益

M1作为输入管，所以等效跨导：

$G_m=g_{m1}$

接下来计算输出电阻，从Vout往上看，M9与M7串联的输出电阻，可以看做PMOS带负反馈共源极的输出电阻：

$\left ( g_{m7} +g_{mb7}\right )r_{o7}r_{o9}$

从Vout往下看，同理，可以看做NMOS带负反馈共源极的输出电阻，只不过反馈电阻为M1和M5的并联，电阻为：

$\left ( g_{m3}+g_{mb3} \right )r_{o3}r_{o1}||r_{o5}$

总的输出电阻为以上两个等效电阻的并联，所以最终增益为：

$A_v=g_{m1}\left \{\left[ \left ( g_{m3}+g_{mb3} \right )r_{o3}r_{o1}||r_{o5}\right] ||\left [ \left ( g_{m7}+g_{mb7} \right )r_{o7}r_{o9} \right ]\right \}$

接着估算一下增益表达式，假设所有管子的gm和ro均相同，那么增益可以写为：

$A_v=\frac{g_{m}^{2}r_{o}^{2}}{3}$

这样估算误差肯定会很大，为了简单估算晶体管尺寸，我先暂且用这个公式。

输入摆幅

折叠共源共栅相较于非折叠共源共栅有更大的输入摆幅，对于PMOS折叠输入，输入电压可以到GND。

功耗

由于存在M5和M1并联的情况，导致输出电阻较小，电流会较大，功耗较大，低频增益较低。

gm/Id一般设计方法

绘制本征增益~gm/Id曲线、Id/w~gm/Id曲线
根据增益要求确定本征增益
在本征增益~gm/Id曲线中选择增益与gmid确定L
在Id/w~gm/Id曲线中选择gmid和L确定W
由此确定了W和L，最后进行微调

那么如何确定gmid呢？

带入MOS管饱和区电流电压方程，可以得到：

$\frac{g_m}{I_d}=\frac{2}{V_{od}}$

可以看出gmid与过驱动电压有关，从过驱动电压的角度考虑，较大的摆幅，需要较小的Vod，那就需要较大的gmid。

从噪声的角度考虑，如果需要较小的噪声，需要较小的gmid。

作为电流源、要求较高速度的晶体管，需要较小的gmid。

有放大作用的晶体管，需要较大的gmid(直观理解，gm越大，增益越大)。

gmid的值通常取10左右，可根据晶体管用途适当调整。但是注意，gmid不宜取过大或过小，会使晶体管处于截止或线性区。

如何获得gmid曲线？

可以参考Cadence如何才能获取mos管的gmid曲线？

设计指标

工作电压 VDD	3V
输入共模电压	1.5V
差分增益	>60dB
功耗	<100μA
负载	5pF
GBW（单位增益带宽）	>5MHz
相位裕度	>45°
参考电流源	10μA

计算晶体管尺寸

电路原理图还是参考文章开头的图片

绘制gmid图像

仿真NMOS的gmid曲线，首先搭建如下图所示电路，将Vgs、沟道宽度W、沟道长度L设置为变量，运用dc仿真扫描Vgs，再运用参数分析仪扫描参数L，仿真设置见下图。

gmid仿真电路

ADE设置

参数分析仪设置

DC仿真结束后，接下来打开计算器，点击os选项，再点击要测试的MOS管，找到器件参数中Id、w、selfgain和gmoverid变量，导入至计算器。

计算器的os选项

gmoverid参数（就是gm/Id）

在计算器中适当设置后发送到ADE中，可以绘制出如下曲线，这里纵轴使用dB20对数坐标。

NMOS selfgain-gm/id曲线

NMOS id/w-gm/id曲线

PMOS的gmid曲线绘制同理，不再赘述。

电流分配

总电流要求100μA，我将90μA分给放大器，剩余10μA分给偏置电路（恰巧要求电流源10μA）。这样M5和M6各自流过的电流为45μA。M1和M9、M7、M3成并联关系，四个晶体管的电流共同流过M5，我这里简单将电流一分为二， M1和M9、M7、M3两支路各自流过22.5μA电流（增大流过M1的电流能否提高电路增益？有待实验），另外半边电路同理。这样Iss的电流为45μA。

根据增益确定L

指标要求增益达到1000，那么我让每个晶体管的本征增益都达到200，按照上文推导的估算公式，理论上增益可以达到200*200/3=13333，即80多dB。所以在selfgain-gm/id曲线中，我要选择本征增益大于200的，这时还要确定gmid的值，我先简单选定为10，这样确定沟道长度为1.17μm。

根据电流确定W

按照上文提到的电流分配和gmid确定沟道宽度。沟道宽度公式如下：

$W=\frac{I_d^{2}}{g_m}$

这里需要微调一下gmid的取值：作为输入管的M1、M2，我希望它有一个大的gm，所以gmid取值11；作为电流源的Iss和M5、M6，选择较小的gmid，取值9；作为输出端管M3、M4、M7、M8，我希望输出端有一个大的摆幅，适当调大gmid。其余管子gmid暂且取10。

设计偏置电路

分析电路图发现，我们需要五个偏置，3个PMOS管、2个NMOS管。所以我将10μA电流源分裂成3个PMOS、2个NMOS电流镜，为电路提供偏置。具体电路详见下文。

搭建电路

不带偏置电路

整体电路图

可以看到所有晶体管均工作在region2区，即饱和区。

下图给出了各个晶体管的参数和偏置电压。

那么如何确定偏置电压呢？

我的方法是：一步一步试出来

首先因为指标要求输入共模电压是1.5V，输入管肯定是1.5V。

接着调整S端接VDD的PMOS和S端接GND的NMOS，因为S端电压确定，这样我们查看该晶体管的阈值电压，调整使得|Vgs|略大于|Vgsth|即可是晶体管进入饱和区。

然后根据饱和区MOS管产生的D端电压（通常D端电压会连接下一个MOS管的S端），继续调整下一个晶体管的栅压。

进入线性区的MOS管Vds会很小，进入饱和区的MOS管会有一个较大的Vds。

我们需要合理分配各个MOS管的Vds，即过通过改变偏置电压来调整各个MOS管过驱动电压来实现所有MOS管的饱和。

当然最合理的方式应该是理论计算出来各个管的过驱动电压再分配偏置电压，但是我实在是没算明白，误差很大。我在此给出调整偏置电压的经验供各位参考。

带偏置电路

仿真结果

仿真工艺库为SMIC018工艺。

差模增益Adm	64.5762dB（1693.597）
共模增益Acm	17.167dB
共模到差模的转换Acm-dm	-156.595dB
共模抑制比CMRR	220.689dB
带宽BW	4.34768Khz
增益带宽积GBW	7.363Mhz
相位裕度PM	76°
功耗	51.6606μA