FreeRTOS 临界区深度解析：从内联汇编到多架构移植

忆南平

384人浏览 · 2026-06-04 18:15:16

忆南平 · 2026-06-04 18:15:16 发布

深入剖析 FreeRTOS 临界区实现：从一行内联汇编到多架构移植

写在前面：写嵌入式 RTOS 代码的人，很少有人真正去研究 vPortRaiseBASEPRI() 里面那 4 行汇编到底在干什么。本文会从 GCC 内嵌汇编语法、Cortex-M 硬件行为、FreeRTOS 内核设计 三个维度，把这段代码里每一个字符、每一个修饰符、每一个屏障指令的作用讲透，并延伸到多架构移植层面，回答"为什么 FreeRTOS 能跑在几十种 CPU 上"这个看起来简单、实际很硬核的问题。

一、先从一个真实的函数开始

portFORCE_INLINE static void vPortRaiseBASEPRI( void )
{
    uint32_t ulNewBASEPRI;
    __asm volatile
    (
        "   mov %0, %1          \n"
        "   msr basepri, %0     \n"
        "   isb                 \n"
        "   dsb                 \n"
        : "=r" ( ulNewBASEPRI )
        : "i" ( configMAX_SYSCALL_INTERRUPT_PRIORITY )
        : "memory"
    );
}

短短十几行代码，背后藏着 RTOS 最核心的设计哲学：用最少的指令、最确定的时序，保护内核数据结构不被并发破坏。

下面我把它拆成四层来看：

GCC 内嵌汇编的标准格式
函数修饰符的"一字千金"
四条汇编指令的硬件级含义
FreeRTOS 的整体临界区架构
多架构移植差异

二、GCC 内嵌汇编的标准格式

理解这段代码的第一步，是搞清楚 GCC 内嵌汇编的语法骨架。所有 GCC 内嵌汇编都严格遵循以下结构：

__asm volatile (
    "汇编指令1\n"
    "汇编指令2\n"
    : 输出操作数列表    // 汇编 → C变量
    : 输入操作数列表    // C变量/常量 → 汇编
    : 破坏列表          // 告诉编译器：汇编会修改哪些资源
);

三个冒号是强制的——即使某一部分为空也不能省略。比如 vPortSetBASEPRI 就是经典的"双冒号"用法：

__asm volatile ( "   msr basepri, %0 " :: "r" ( ulNewMaskValue ) : "memory" );

冒号之间的内容，分别对应：

输出操作数（%0 起）：汇编执行后要写回的 C 变量
输入操作数（下一个 %N）：C 变量或编译期常量，输入到汇编
破坏列表：告诉编译器汇编"动了"哪些它看不见的资源

如果你把后面两节看明白了，再回来看这条骨架，会发现它本质上是一种"C 与汇编的契约"。

三、外层函数的修饰符：每个都不能少

portFORCE_INLINE static void vPortRaiseBASEPRI( void )

三个修饰词，一个都不能省：

3.1 `portFORCE_INLINE`——强制内联，不是"建议"

portFORCE_INLINE 在不同编译器下展开为：

GCC：__attribute__((always_inline))
IAR：#pragma inline=forced
MSVC：__forceinline

它强制编译器 100% 内联 这个函数，无论优化等级是 -O0 还是 -O3，无论函数体有多短。

3.2 `static`——头文件里的函数必须用它

这个函数定义在 portmacro.h 头文件里。多个 .c 文件包含这个头时，如果不用 static 限制作用域，就会出现"multiple definition"链接错误。

3.3 `void` 返回值——单一职责

关中断不需要返回值。对应的 ulPortRaiseBASEPRI() 会返回旧的 BASEPRI 值，用于嵌套场景，职责清晰分开。

这里有个常见疑问：函数里那个 ulNewBASEPRI 变量定义完从来没用过，能删吗？

不能删。 这是 GCC 内嵌汇编的语法要求——输出操作数必须绑定到一个 C 左值。删了直接编译报错：error: invalid lvalue in asm output 0。编译器会完全优化掉这个变量，不会占用任何内存。

3.4 `__asm volatile`——最容易被忽略的 `volatile`

volatile 是 整个函数正确性的关键：

告诉编译器"这段汇编有副作用，绝对不能优化、删除、重排"
阻止编译器把汇编前后的 C 指令重排进汇编内部
阻止编译器"自作聪明"地把整段汇编删掉

不加 volatile 的话，编译器会认为这段汇编没有修改任何 C 变量，直接把整段汇编删除，关中断操作就完全失效了。

四、四条汇编指令的硬件级解读

mov %0, %1
msr basepri, %0
isb
dsb

4.1 准备知识：`%0` 和 `%1` 是什么？

%数字 是 GCC 内嵌汇编的操作数占位符，按顺序对应：

占位符	对应操作数	约束	含义
`%0`	输出 `"=r" (ulNewBASEPRI)`	`=r`	写入通用寄存器
`%1`	输入 `"i" (configMAX_SYSCALL_INTERRUPT_PRIORITY)`	`i`	编译期立即数

为什么输入用 i 而不是 r？

i 约束：编译器直接把常量编码进 mov 指令 → mov r0, #0x50，零额外开销
r 约束：编译器会先把常量存内存、再加载到寄存器 → 多 2 条指令

对于"4 条指令决定生死"的临界区函数，这 2 条指令就是天上地下。

4.2 第一条：`mov %0, %1`

把编译期常量 configMAX_SYSCALL_INTERRUPT_PRIORITY（假设为 0x50）复制到 %0 对应的通用寄存器。

为什么不能直接 msr basepri, #0x50？

ARMv7-M 架构规定：MSR 指令不能接受立即数作为源操作数，必须先加载到通用寄存器。所以必须先 mov，再 msr。

4.3 第二条：`msr basepri, %0`（核心！）

MSR（Move to Special Register）是 ARM 写特殊寄存器的指令。BASEPRI 是 Cortex-M 内核专门用于按优先级屏蔽中断的寄存器。

BASEPRI 工作原理

Cortex-M 的优先级规则：数值越大，优先级越低（优先级 0 最高，15 最低）。

BASEPRI 值	行为
`0`	不屏蔽任何中断（默认）
`N`（N≠0）	屏蔽所有优先级 ≥ N 的中断，优先级 < N 的不受影响

FreeRTOS 的精妙设计

configMAX_SYSCALL_INTERRUPT_PRIORITY 是 FreeRTOS 定义的 “API 调用阈值”：

优先级 ≥ 这个值（数值更大、优先级更低）：可以安全调用 xQueueSendFromISR() 等 API
优先级 < 这个值（数值更小、优先级更高）：绝对不能调用任何 FreeRTOS API，用于电机控制、高速数据采集等硬实时场景

把 configMAX_SYSCALL_INTERRUPT_PRIORITY 写入 BASEPRI 后：

✅ 屏蔽了所有可能调用 API 的中断 → 保护内核数据结构
❌ 不屏蔽高优先级中断 → 保证硬实时性

这就是 FreeRTOS 为什么不用 cpsid i 全局关中断，而要用 BASEPRI 的根本原因——它要在保护内核的同时，让最高优先级的中断始终能响应。

4.4 第三条：`isb`（Instruction Synchronization Barrier）

为什么要它？CPU 流水线的坑

现代 CPU 会预取、解码、执行多条指令。当我们 msr basepri 时，CPU 可能已经预取了后面的指令——这些指令是在关中断前取的，可能会绕开屏蔽。

`isb` 的作用

清空指令流水线和预取缓冲区
强制 CPU 在 isb 完成后，重新从内存取后面所有指令
保证：所有后续指令都是在 BASEPRI 修改生效后才执行的

极端情况示意

msr basepri, #0x50   ; 关中断
ldr r0, [r1]         ; 已被流水线预取，在关中断生效前执行
                     ; 如果此时低优先级中断触发 → 临界区破坏！

4.5 第四条：`dsb`（Data Synchronization Barrier）

为什么要它？写缓冲的坑

ARM 内核有写缓冲（Write Buffer）——msr basepri 的写入可能还在缓冲区里，没真正写到 BASEPRI 寄存器。

`dsb` 的作用

等待前面所有数据访问（内存读写、特殊寄存器写入）完成
刷新所有缓存
保证 dsb 完成后，BASEPRI 的修改对所有硬件都可见

ISB 和 DSB 的顺序

官方推荐顺序：ISB 在前，DSB 在后。

先 ISB 清空流水线（保证后面指令不会提前执行）
再 DSB 等数据写入完成（保证硬件状态一致）

反过来在大多数场景下也能工作，但 ARM 文档明确推荐这个顺序。

五、`: "memory"`——最容易被忽略的破坏列表

第三个冒号后的 "memory" 是个编译器内存屏障，作用不亚于前面任何一条汇编指令。

5.1 没有 `"memory"` 的灾难

编译器优化时，会把变量缓存在寄存器里、重新排列指令顺序。如果不加 "memory"：

uint32_t g_flag = 0;

void task(void)
{
    portDISABLE_INTERRUPTS();
    g_flag = 1;
    portENABLE_INTERRUPTS();
}

可能被优化成：

void task(void)
{
    g_flag = 1;                            // 被重排到关中断之前！
    portDISABLE_INTERRUPTS();
    portENABLE_INTERRUPTS();
}

g_flag 的修改就跑到了临界区外面——这是 FreeRTOS 项目中最常见的 bug 来源之一。

5.2 `"memory"` 的作用

告诉编译器：

这段汇编会修改内存（虽然我们没显式改 C 变量，但 ISR 可能会改全局变量）
汇编前：所有缓存的寄存器变量必须写回内存
汇编后：必须从内存重新读取所有变量，不能用寄存器缓存值
绝对不能把汇编前后的指令重排进汇编内部

六、什么是"内联"？为什么要强制内联？

理解了汇编后，第二个关键问题：为什么这个函数必须强制内联？

6.1 普通函数调用的开销

一个简单加法函数 add(int a, int b)：

int add(int a, int b) { return a + b; }

-O0 编译后的汇编大概有 9 条指令：真正做加法的只有 1 条，剩下 8 条全是函数调用的"仪式感"（压栈、跳转、出栈、栈帧维护）。

6.2 内联的本质：编译器的"复制粘贴"

inline 告诉编译器：把函数体直接复制粘贴到每个调用点。

inline int add(int a, int b) { return a + b; }

调用点会变成：

mov r0, #1
mov r1, #2
add r0, r1, r0    ; 直接把 add 的核心代码复制过来

6.3 `inline` vs `attribute((always_inline))`

特性	普通 `inline`	`always_inline`
是否强制	❌ 仅是建议，编译器可忽略	✅ 强制 100% 内联
大函数能否内联	编译器可能拒绝	必须内联，否则编译报错
优化等级 `-O0`	经常被忽略	仍然内联
适用场景	一般小函数	关键路径函数

6.4 不强制内联的致命后果

对 vPortRaiseBASEPRI 这种 4 条指令决定生死 的函数：

性能问题

函数调用的开销（≥ 9 条指令）比临界区本身还大，严重增加中断响应延迟。

正确性问题（更要命！）

如果不内联，调用过程是：

bl vPortRaiseBASEPRI   ; 函数调用指令本身
; 函数内部才会执行 msr basepri

bl 指令 不是原子的。如果 CPU 执行 bl 完成后、函数内 msr basepri 执行前，触发了一个低优先级中断，这个中断就会在"应该被关闭"的临界区内执行。

这种 bug 是随机的、几个月才出现一次、出现就死机或数据错乱、极难复现的。

只有强制内联，把 msr basepri 直接复制到调用点，才能保证关中断操作的原子性。

七、FreeRTOS 临界区的完整架构

看完了单条函数，往上看完整链路。

7.1 优先级配置（FreeRTOSConfig.h）

#define configPRIO_BITS                         4     // 4 位优先级，共 16 级
#define configLIBRARY_LOWEST_INTERRUPT_PRIORITY 0xf   // 最低优先级 = 15
#define configLIBRARY_MAX_SYSCALL_INTERRUPT_PRIORITY 5 // API 调用阈值 = 优先级 5

// 左移 (8-4)=4 位，写入 BASEPRI 寄存器（寄存器 8 位宽，只用高 4 位）
#define configKERNEL_INTERRUPT_PRIORITY         (0xf << 4)  // = 0xF0
#define configMAX_SYSCALL_INTERRUPT_PRIORITY    (5   << 4)  // = 0x50

含义：

优先级 0~4（高优先级）→ 临界区不影响，永远能响应
优先级 5~15（低优先级）→ 临界区内被屏蔽

7.2 调度器启动时的中断优先级配置

// PendSV 和 SysTick 设为最低优先级
portNVIC_SHPR3_REG |= portNVIC_PENDSV_PRI;    // PendSV  = 最低（上下文切换）
portNVIC_SHPR3_REG |= portNVIC_SYSTICK_PRI;   // SysTick = 最低（1ms 滴答）
portNVIC_SHPR2_REG  = 0;                      // SVC     = 最高（系统调用）

vPortSetupTimerInterrupt();   // 配置 SysTick
uxCriticalNesting = 0;        // 临界区嵌套计数清零
prvPortStartFirstTask();      // 启动第一个任务

设计思想：SysTick 和 PendSV 是最低优先级，保证不会打断用户外设中断。PendSV 用于上下文切换，永远在最后执行。

7.3 底层 BASEPRI 操作三件套

// 1. 屏蔽中断（无返回值）
portFORCE_INLINE static void vPortRaiseBASEPRI(void);

// 2. 屏蔽并保存原值（用于 ISR 嵌套）
portFORCE_INLINE static uint32_t ulPortRaiseBASEPRI(void)
{
    uint32_t ulOriginalBASEPRI, ulNewBASEPRI;
    __asm volatile
    (
        "   mrs %0, basepri     \n"   // 读旧值
        "   mov %1, %2          \n"
        "   msr basepri, %1     \n"   // 写新值
        "   isb                 \n"
        "   dsb                 \n"
        : "=r" (ulOriginalBASEPRI), "=r" (ulNewBASEPRI)
        : "i" (configMAX_SYSCALL_INTERRUPT_PRIORITY)
        : "memory"
    );
    return ulOriginalBASEPRI;
}

// 3. 恢复中断掩码（写 0 解除屏蔽，或写回保存值）
portFORCE_INLINE static void vPortSetBASEPRI(uint32_t ulNewMaskValue);

7.4 临界区进入/退出（port.c）

static UBaseType_t uxCriticalNesting = 0xaaaaaaaa;  // 初始化为无效值

void vPortEnterCritical(void)
{
    portDISABLE_INTERRUPTS();       // BASEPRI = 0x50
    uxCriticalNesting++;

    // 第一次进入时，断言不在中断上下文
    if (uxCriticalNesting == 1)
    {
        configASSERT( (portNVIC_INT_CTRL_REG & portVECTACTIVE_MASK) == 0 );
    }
}

void vPortExitCritical(void)
{
    configASSERT(uxCriticalNesting);
    uxCriticalNesting--;

    if (uxCriticalNesting == 0)      // 只在最外层退出时才恢复
    {
        portENABLE_INTERRUPTS();     // BASEPRI = 0
    }
}

嵌套机制：内层临界区退出时不会真正开中断，只有最外层退出才打开。

7.5 SysTick 中断处理

void xPortSysTickHandler(void)
{
    portDISABLE_INTERRUPTS();
    traceISR_ENTER();
    {
        if (xTaskIncrementTick() != pdFALSE)
        {
            portNVIC_INT_CTRL_REG = portNVIC_PENDSVSET_BIT;  // 触发 PendSV 切任务
        }
    }
    portENABLE_INTERRUPTS();
}

SysTick 本身是最低优先级，触发时 BASEPRI 必然为 0，所以不需要保存/恢复 BASEPRI，直接屏蔽即可。

7.6 用户 API 调用链路

任务中：

taskENTER_CRITICAL()
  └─ portENTER_CRITICAL()
        └─ vPortEnterCritical()
              ├─ vPortRaiseBASEPRI()    // BASEPRI = 0x50
              └─ uxCriticalNesting++

taskEXIT_CRITICAL()
  └─ portEXIT_CRITICAL()
        └─ vPortExitCritical()
              ├─ uxCriticalNesting--
              └─ if == 0: vPortSetBASEPRI(0)  // BASEPRI = 0

ISR 中：

taskENTER_CRITICAL_FROM_ISR()
  └─ portSET_INTERRUPT_MASK_FROM_ISR()
        └─ ulPortRaiseBASEPRI()       // BASEPRI = 0x50，返回 saved

taskEXIT_CRITICAL_FROM_ISR(saved)
  └─ portCLEAR_INTERRUPT_MASK_FROM_ISR(saved)
        └─ vPortSetBASEPRI(saved)     // 恢复原值

为什么 ISR 版本要保存/恢复原值？ 因为 ISR 进入时 BASEPRI 状态不确定（可能已经在临界区里），必须保存旧值；任务版本运行在 BASEPRI=0 的环境，直接写 0 即可。

八、多架构移植：为什么 FreeRTOS 能跑在几十种 CPU 上？

vPortRaiseBASEPRI 这种代码不是写一份就完事的。FreeRTOS 在 portable/GCC/ 下按目标 CPU 维护了几十套独立的底层实现。

8.1 同一接口，三种完全不同的汇编

架构	关中断实现	中断屏蔽机制	特点
ARM_CM0	`cpsid i`	全局关中断	简单粗暴，无 BASEPRI，实时性差
ARM_CM4F	`msr basepri, ...`	按优先级屏蔽	精细控制，高优先级不响应，实时性好
ARM_AARCH64	`msr daifset, #2`	DAIF 寄存器	64 位 ARMv8，IRQ/FIQ 选择屏蔽

ARM_CM0（Cortex-M0）——简单粗暴

#define portDISABLE_INTERRUPTS()  __asm volatile ( " cpsid i " ::: "memory" )
#define portENABLE_INTERRUPTS()   __asm volatile ( " cpsie i " ::: "memory" )

CM0 没有 BASEPRI 寄存器，只能用 cpsid i 全局关闭所有中断。关中断期间所有外设中断都无法响应。

ARM_CM4F（Cortex-M4F，GD32F407 用这款）——精细控制

void vPortRaiseBASEPRI(void)
{
    __asm volatile
    (
        "   mov %0, %1          \n"
        "   msr basepri, %0     \n"
        "   isb                 \n"
        "   dsb                 \n"
        : "=r" (ulNewBASEPRI) : "i" (configMAX_SYSCALL_INTERRUPT_PRIORITY)
    );
}
#define portDISABLE_INTERRUPTS()  vPortRaiseBASEPRI()

CM4F 有 BASEPRI 寄存器，只屏蔽低优先级中断，高优先级（如 HardFault）不受影响。

ARM_AARCH64（64 位 Cortex-A53/A72）——完全不同的指令集

#define portDISABLE_INTERRUPTS()                       \
    __asm volatile ( "MSR DAIFSET, #2" ::: "memory" ); \
    __asm volatile ( "DSB SY" );                       \
    __asm volatile ( "ISB SY" );

#define portENABLE_INTERRUPTS()                        \
    __asm volatile ( "MSR DAIFCLR, #2" ::: "memory" ); \
    __asm volatile ( "DSB SY" );                       \
    __asm volatile ( "ISB SY" );

64 位 ARMv8 架构，使用 DAIF 寄存器（D/A/I/F 四种异常屏蔽位）：

MSR DAIFSET, #2：置位 I 位（屏蔽 IRQ）
MSR DAIFCLR, #2：清除 I 位（允许 IRQ）
汇编语法、寄存器布局、异常模型都和 32 位 Cortex-M 完全不同

8.2 为什么必须每个架构单独写？

差异点	CM0	CM4F	AARCH64
中断屏蔽寄存器	无，只能 CPSID	BASEPRI	DAIF
FPU 寄存器	无	s0-s31	d0-d31
上下文保存	R0-R12, LR, PC, PSR	同左 + FPU	X0-X30, SP, PC, PSTATE
特权模式	线程/处理模式	同左	EL0/EL1/EL2
上下文切换汇编	精简版	含 FPU 懒保存	完全不同指令集

portable/GCC/ 下有几十个目录，每个目录里的 port.c、portmacro.h、汇编文件都是针对该架构量身定制的，不能通用。

8.3 这种设计的精妙之处

FreeRTOS 跨几十种硬件平台的核心设计：

上层内核代码（tasks.c、queue.c、croutine.c）不变
只替换底层的 port 层（port.c + portmacro.h + portasm.s）

这种 “内核-移植层” 分离 的架构，让 FreeRTOS 能以同样的 API 跑在从 8 位单片机到 64 位应用处理器的任何平台上。

九、常见误区澄清

误区	纠正
❌ `vPortRaiseBASEPRI()` 会关闭所有中断	✅ 它只关闭优先级 ≥ 阈值的低优先级中断
❌ ISB 和 DSB 是多余的	✅ 没有屏障，在现代 Cortex-M 上会出现随机的、难复现的 bug
❌ `"memory"` 约束是可选的	✅ 没有它，编译器优化会直接破坏临界区原子性
❌ `ulNewBASEPRI` 变量是多余的	✅ 删了就编译报错，且编译器会优化掉它，零开销
❌ 内联函数就是宏	✅ 宏是预处理器文本替换；内联是编译器处理，有完整类型检查
❌ 所有小函数都应该加 `inline`	✅ 现代编译器在 `-O2/-O3` 下会自动内联小函数，手动 `inline` 只用于关键路径
❌ 内联越多性能越好	✅ 过度内联会导致代码膨胀、降低指令缓存命中率，反而变慢

十、总结

回到开头的 vPortRaiseBASEPRI：

层面	设计要点
GCC 内嵌汇编	输出/输入/破坏列表的契约，`volatile` 防止优化删除
Cortex-M 硬件	BASEPRI 实现按优先级屏蔽，MSR 必须经过通用寄存器
屏障指令	ISB 清流水线 + DSB 等写缓冲，保证时序确定
`memory` 约束	防止编译器重排破坏临界区
`portFORCE_INLINE`	强制内联保证关中断的原子性，是正确性问题不是性能问题
多架构移植	同一套上层 API，几十套 port 层实现，CM0/CM4F/AARCH64 各有专属汇编

FreeRTOS 临界区的精髓：

不追求"全部中断都关上"的简单粗暴
而是用 BASEPRI 实现精确分级——该保护的代码段决不能被打断，该响应的最高优先级中断一秒都不能迟

这就是为什么 vPortRaiseBASEPRI 这 4 行汇编，要用 portFORCE_INLINE 强制内联、用 volatile 防止优化、加上 isb/dsb/"memory" 三重保险。

最后一句：嵌入式开发的"内功"，往往就藏在这种 4 行汇编里。把这些搞透了，遇到任何 RTOS 的移植问题都不慌。

参考源码：FreeRTOS Kernel V11.1.0 port.c / portmacro.h（ARM_CM4F / ARM_CM0 / ARM_AARCH64 移植）

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忆南平

@weixin_60677557

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FreeRTOS 临界区深度解析：从内联汇编到多架构移植

忆南平

深入剖析 FreeRTOS 临界区实现：从一行内联汇编到多架构移植

一、先从一个真实的函数开始

二、GCC 内嵌汇编的标准格式

三、外层函数的修饰符：每个都不能少

3.1 portFORCE_INLINE——强制内联，不是"建议"

3.2 static——头文件里的函数必须用它

3.3 void 返回值——单一职责

3.4 __asm volatile——最容易被忽略的 volatile

四、四条汇编指令的硬件级解读

4.1 准备知识：%0 和 %1 是什么？

4.2 第一条：mov %0, %1

4.3 第二条：msr basepri, %0（核心！）

BASEPRI 工作原理

FreeRTOS 的精妙设计

4.4 第三条：isb（Instruction Synchronization Barrier）

为什么要它？CPU 流水线的坑

isb 的作用

极端情况示意

4.5 第四条：dsb（Data Synchronization Barrier）

为什么要它？写缓冲的坑

dsb 的作用

ISB 和 DSB 的顺序

五、: "memory"——最容易被忽略的破坏列表

5.1 没有 "memory" 的灾难

5.2 "memory" 的作用

六、什么是"内联"？为什么要强制内联？

6.1 普通函数调用的开销

6.2 内联的本质：编译器的"复制粘贴"

6.3 inline vs __attribute__((always_inline))

6.4 不强制内联的致命后果

性能问题

正确性问题（更要命！）

七、FreeRTOS 临界区的完整架构

7.1 优先级配置（FreeRTOSConfig.h）

7.2 调度器启动时的中断优先级配置

7.3 底层 BASEPRI 操作三件套

7.4 临界区进入/退出（port.c）

7.5 SysTick 中断处理

7.6 用户 API 调用链路

八、多架构移植：为什么 FreeRTOS 能跑在几十种 CPU 上？

8.1 同一接口，三种完全不同的汇编

ARM_CM0（Cortex-M0）——简单粗暴

ARM_CM4F（Cortex-M4F，GD32F407 用这款）——精细控制

ARM_AARCH64（64 位 Cortex-A53/A72）——完全不同的指令集

8.2 为什么必须每个架构单独写？

8.3 这种设计的精妙之处

九、常见误区澄清

十、总结

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忆南平

3.1 `portFORCE_INLINE`——强制内联，不是"建议"

3.2 `static`——头文件里的函数必须用它

3.3 `void` 返回值——单一职责

3.4 `__asm volatile`——最容易被忽略的 `volatile`

4.1 准备知识：`%0` 和 `%1` 是什么？

4.2 第一条：`mov %0, %1`

4.3 第二条：`msr basepri, %0`（核心！）

4.4 第三条：`isb`（Instruction Synchronization Barrier）

`isb` 的作用

4.5 第四条：`dsb`（Data Synchronization Barrier）

`dsb` 的作用

五、`: "memory"`——最容易被忽略的破坏列表

5.1 没有 `"memory"` 的灾难

5.2 `"memory"` 的作用

6.3 `inline` vs `attribute((always_inline))`