Cadence Sigrity ERC仿真
目录
3.3 Set up Analysis Net Groups（此步骤为可选）
4.1.4 Upper/Lower Reference Detailed Table
4.1.5 Impedance Layout Overlay
4.2 Net Group Based Tables/Plots
4.2.1 Impedance Plot (collapsed)
4.2.2 Impedance Plot (expanded)
4.2.4 Impedance Layout Overlay
4.2.5 Reference Plot (expanded)
操作系统：Windows 10
软件：Cadence SPB 17.4，Cadence Sigrity 2021
一、ERC仿真能做什么
ERC是Electrical Rule Check的简称。ERC仿真主要是对走线的阻抗、走线间的耦合度（串扰）和参考平面进行仿真。
1.1 优缺点
优点：仿真速度快；不需要器件的模型；
缺点：精度相对有限；过孔和焊盘不带入仿真，只仿真CLine走线；
1.2 ERC仿真有何用
在布局布线阶段进行ERC仿真，主要用来发现一些PCB设计的初级问题（如跨分割、线宽错误、间距过近等），进而改进PCB的设计。
- 阻抗分析：检查走线是否存在阻抗突变点，例如由走线宽度变化或参考平面不连续引起的阻抗变化。
- 耦合/串扰分析：评估相邻信号线之间的电磁耦合程度，识别过度的耦合或串扰，快速定位潜在的串扰问题源。
- 参考平面检查：核实信号的返回路径是否连续，找出参考平面上的分割、缝隙或不连续性。
二、进入ERC
在进行仿真之前，需要将铜皮更新到最新状态，走线无短路现象。
进入ERC仿真组件有2个方法。
方法1：从PCB Editor中的“Analyze”进入。
方法2：从Sigrity的Generator进入
启动Generator后，打开要仿真的PCB文件，之后更改仿真模式为ERC。
三、按Workflow进行仿真设置
3.1 Check Stackup
“Load Layout File”，前面已经将PCB加载进来，这一步不需要理会。
“Board Information Table”，主要是显示一些PCB的尺寸信息，可以不理会。感兴趣也可以点击进去看看，初次加载时间会比较长。
① 点击“Check Stackup”，设置各层的材料、厚度和介电常数。如果材料的信息不对，可以在“View Material”中修改。
如果PCB源文件在“Cross-section Editor”中已经正确设置好了叠层参数，则此步骤可以跳过。
②设置过孔信息
可以在“PadStacks”中直接Ctrl+A全部选中，也可以一个个单独设置。根据板厂的工艺，设置过孔的沉铜厚度。
3.2 Prepare Nets
①“Setup P/G Nets”，设置电源和地。
选择要仿真的器件
定义电源和地网络，选择与需要仿真的线相关的电源即可，其它的可以归类为SignalNets。这里仿真的是DDR走线，所以只选择与DDR相关的电源网络。
设置电源的参考网络和电压值
②勾选要仿真的线
先Disable All Nets，然后再勾选需要仿真的Net。
勾选要仿真的Net
差分对赋极性：
走线有串阻，串阻两端的Net可以合并：
3.3 Set up Analysis Net Groups（此步骤为可选）
选择TX器件
选择RX器件
对Net进行分组。这里仿真的是LPDDR4的走线，将LPDDR4的Channel A和B走线分别分为4组：CA、CTRL、DATA、CLK。
这里可以看到每个Net Group里面包含了哪些Net。
点击“完成”后，会在屏幕下方展现刚才的分组。
3.4 Set up ERC Sim Options
点击“Set up ERC Sim Options”，选择Check by NetGroup，然后完成。
第一个“Check all signal Nets”，没必要检查所有的网络，只检查要仿真的即可。
第二个“Check all enabled signal Nets”，如果选择这个，则仿真结果不会以Net Group分组展现。
3.5 Save File
保存一下文件。系统会进行错误检查，如果有error和warning会在output的对话框内提示。
3.6 Start ERC Sim
点击“Start ERC Sim”开始仿真。
四、结果查看
仿真完成后，可点击结果目录查看仿真结果。
4.1 Net Based Tables/Plots
4.1.1 Impedance Summary Table
这里展示了所有Net的阻抗信息：每个Net的过孔数量、最大阻抗、最大阻抗占比、典型阻抗、典型阻抗占比、最小阻抗、最小阻抗占比、走线总长、走线延时等。点击上方的选择框，可以选择单端走线或者差分走线。
点击某个Net，会在下方展开单Net的具体信息，每一小段走线的阻抗、长度、延时、参考层、等效RCL模型等信息。
双击下方的Net，画面会跳转到PCB视图中，选中的这一小段走线会在PCB中高亮。这样很方便查看Net阻抗异常之处具体在PCB的哪个地方。
4.1.2 Coupling Summary Table
这里展示Net耦合情况的总体信息。耦合度最大的Net，其实就是最容易作为干扰源的Net。
总耦合指数，是在一条信号网络（Net）内，所有走线段之间耦合强度的总体度量。它与耦合系数和耦合长度正相关。总耦合指数 = Σ（∝ 耦合系数 × 该段长度）
4.1.3 Coupling Detailed Table
这里展示的是每条Net耦合情况的具体信息。左边选择要查看的Net，右边显示该Net每一小段走线的干扰源线、耦合系数、耦合长度、在哪一层哪个位置这些具体信息。如果有多个干扰源也会显示每个干扰源的名称和耦合系数。
鼠标双击右边的小段走线，也是可以跳转到PCB视图中。
4.1.4 Upper/Lower Reference Detailed Table
这里展示的是走线参考平面的具体信息。点击左边可以选择需要查看的Net，右边则显示该Net每一小段走线的上下参考平面信息。
4.1.5 Impedance Layout Overlay
这是阻抗布局叠加图，走线的不同颜色表示不同的阻抗，颜色与阻抗之间的关系在图中有说明。在右边的“Layer Selection”可以切换不同的层，中间则显示这一层所有仿真的线的阻抗变化情况。
4.1.6 Coupling Layout Overlay
这是耦合度布局叠加图，走线的不同颜色表示不同的耦合度，颜色与耦合度之间的关系在图中有说明。在右边的“Layer Selection”可以切换不同的层，中间则显示这一层所有仿真的线之间的耦合度变化情况。
4.2 Net Group Based Tables/Plots
这部分以Net Group形式展开的仿真结果，需要在3.3步骤设置好分组，并且在3.4步骤选择“Check by NetGroup”。
4.2.1 Impedance Plot (collapsed)
这部分显示的是折叠的阻抗图，Net阻抗相同的部分会重叠在一起。可在上方选择分组和选择单端或差分走线，在左边勾选相应的Net，中间则显示具体的走线阻抗。中间的阻抗图，横坐标是Net从TX到RX的距离长度位置，纵坐标是阻抗值，不同的Net则用不同的颜色显示，从阻抗图可以看到Net走线的阻抗变化。
4.2.2 Impedance Plot (expanded)
这部分显示的是展开的阻抗图，每条Net分开显示，Net不同位置的阻抗则用不同的颜色显示。在上方选择分组和选择单端或差分走线。这个视图可以更直观地观察到Net的阻抗值随走线长度的变化情况。
4.2.3 Impedance Table
它和“Impedance Summary Table”的区别是它以分组的形式显示，在上方选择分组，其它无大区别。
4.2.4 Impedance Layout Overlay
它和“4.1.5 Impedance Layout Overlay”的区别是它以分组的形式显示，在上方选择分组，其它无大区别。
4.2.5 Reference Plot (expanded)
展开的Net参考图，可以清楚看到每根走线有无上下参考平面、有无共面参考、参考面的名称是什么。
4.2.6 Coupling Tx --> Rx
Coupling部分看图方法与前面的是一样的，这里就不展开具体的说明。
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