一、核心前提与兼容说明

Quilter 的核心功能是基于已完成的原理图生成 PCB，使用前需确保原理图设计完毕。该工具可解析层次化原理图，但暂不支持多通道设计的对称布局；且不具备原理图错误自动验证能力，提交任务前需自行完成设计规则检查（DRC）。
兼容工具：目前已支持 KiCAD、Altium，Cadence Allegro(需要使用转换脚本辅助)。

二、关键使用建议

建议通过定义电源网、差分对、重要网类等对象类标记关键信号，帮助 Quilter 在电路理解阶段自动识别相关约束条件，提升设计准确性。

三、核心优势

• 可精准识别电路的优劣物理特性，无需手动编程繁琐的设计规则，即可输出高质量设计结果；
• 支持同时探索多种叠层方案，并针对每个候选叠层定制专属设计方案；
• 具备物理规则检查（PRC）验证功能，可确保设计方案能按预期实现电路功能。

四、推荐设计参数

• 引脚规格：≤5,000 引脚；
• 密度要求：适用于中低密度设计；高密度设计（引脚密度＞20%）建议人工处理，以保证设计精度；
• 信号与电参数：支持高速数字信号＜6GHz；适配低电压（≤48V）、低电流（≤10A）设计；暂不支持高压设计所需的介电击穿、爬电、电弧等相关物理约束管理。

五、约束与兼容说明

Quilter 可识别 PCB 文件中的现有布局对象，包括叠层方案、设计规则、保留区域、铜浇注、元件基底面等。用户可将电路板轮廓内的各类设计元素（预置元件、布线、铜浇注、预留空间等）设定为固定约束，此类约束在布局过程中不会被 Quilter 修改。

六、使用步骤

• 1. 完成原理图设计并通过 DRC 检查（支持层次化原理图，兼容 KiCAD、Altium）；
• 2. 新建 PCB 文档并绘制板框（Altium 选用 Mechanical 1 图层，KiCAD 选用 Edge.cuts 图层，Cadence 需通过脚本转换实现）；
• 3. 规划 PCB 叠层方案（叠层数量不足可能导致布线失败），并提前放置好需要固定位置的器件；
• 4. 上传设计文件（需一次性上传原理图与 PCB 文件）；若上传文件未通过校验，修改后需通过底部导航栏的“替换文件”按钮重新完整上传所有文件；
• 5. 配置物理约束条件，包括旁路电容、晶振、电源网络、差分对、单端阻抗等，支持对对应网络进行添加或删除操作；
• 6. 勾选制造商、堆叠层数、制造商规则等相关配置项；
• 7. 提交布局任务并等待完成，系统一次会输出 3 种布局布线方案，用户可按需选择下载。
     
     
     
     
     
     
     
     
     
     
     
     

七、试用体验分享

本次试用以 STM32F103 最小系统板为测试载体，测试过程关键节点截图如上；
试用体验总结：Quilter 的自动布线效果与主流 EDA 工具的自动布线水平相近，但仍存在优化空间；相较于传统 EDA 工具，其新增的自动布局功能可有效简化 PCB 设计的前期布局流程，提升设计效率。
每次生成完毕后，需要重新修改调整的话，这种简单的板子也还是比较耗时的，等等看之后发展会不会越来越好。