LVDS 通信接口 | 原理、结构及应用
注：本文为 “LVDS 通信接口” 相关合辑。
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LVDS 接口技术详解
一、概述
1.1 技术背景
液晶显示器驱动板输出的数字信号包含 RGB 数字信号、行同步信号、场同步信号、像素时钟信号等。其中像素时钟信号的最高频率可超过 28 MHz 28~\text{MHz} 28 MHz，若采用 TTL 接口传输，存在数据传输速率较低、传输距离较短、电磁抗干扰能力较弱的问题，对 RGB 数据的传输质量产生不利影响；此外，TTL 多路数据信号采用排线传输，排线数量多达数十路，连接不便，不符合显示设备超薄化的发展趋势。采用 LVDS 输出接口传输数据，可解决上述问题，实现数据的高速率、低噪声、远距离、高准确度传输。
1.2 技术定义
LVDS（Low-Voltage Differential Signaling）即低电压差分信号，属于平衡传输信号。该技术由美国 NS（美国国家半导体公司）研制，用于克服 TTL 电平方式传输宽带高码率数据时的高功耗、强电磁干扰等缺陷，是一种专用数字视频信号传输方式。
LVDS 输出接口利用极低的电压摆幅（约 350 mV 350~\text{mV} 350 mV），在两条 PCB 走线或一对平衡电缆上通过差分方式实现数据传输。采用该接口可使信号在差分 PCB 线或平衡电缆上以数百 Mbit/s \text{Mbit/s} Mbit/s 的速率传输；同时基于低压与低电流驱动方式，实现了低噪声与低功耗的特性。LVDS 推荐的最高数据传输速率为 655 Mbps 655~\text{Mbps} 655 Mbps，理论上可达到 1.923 Gbps 1.923~\text{Gbps} 1.923 Gbps。LVDS 输出接口已应用于 17 in 17~\text{in} 17 in 及以上尺寸的液晶显示器中。
1.3 技术特点
LVDS 技术具备如下特点：低功耗、低误码率、低串扰、低抖动、低辐射，以及良好的信号完整性。
二、LVDS 接口电路的组成
2.1 系统结构
LVDS 信号传输由三部分组成：差分信号发送器、差分信号互联器、差分信号接收器。
- 发送器：将非平衡传输的 TTL 信号转换为平衡传输的 LVDS 信号，分为独立式与集成式两种类型。
- 接收器：将平衡传输的 LVDS 信号转换为非平衡传输的 TTL 信号，具备较高的输入阻抗。
- 互联器：包含连接线（电缆或 PCB 走线）与终端匹配电阻。
液晶显示器中的 LVDS 接口电路由两部分组成，分别为驱动板侧的 LVDS 输出驱动电路（LVDS 发送器）与液晶面板侧的 LVDS 输入接口电路（LVDS 接收器）。LVDS 发送器将驱动板主控芯片输出的 TTL 电平并行 RGB 数据信号与控制信号，转换为低压串行 LVDS 信号，随后通过驱动板与液晶面板之间的柔性电缆（排线），将信号传输至液晶面板侧的 LVDS 接收器；LVDS 接收器再将串行信号转换为 TTL 电平并行信号，送往液晶屏时序控制与行列驱动电路。图 1 为 LVDS 接口电路的组成示意图。
数据传输过程中必须有时钟信号参与，LVDS 接口的数据线与时钟线均采用差分信号对的形式传输。差分信号对指 LVDS 接口电路中，每个数据传输通道或时钟传输通道的输出均为正、负两个信号（正输出端与负输出端）。需说明的是，不同液晶显示器驱动板上的 LVDS 发送器存在差异，部分为一片或两片独立芯片（如 DS90C383），部分则集成在主控芯片内部（如主控芯片 gm5221 内部集成 LVDS 发送器）。
2.2 电气特性
LVDS 传输信号为平衡传输信号，TTL 传输信号为非平衡传输信号；LVDS 传输信号为电流驱动信号，TTL 传输信号为电压驱动信号。
终端匹配电阻的标准规定值为 100 Ω 100~\Omega 100 Ω，由于恒流源电流为 3.5 mA 3.5~\text{mA} 3.5 mA，因此电压摆幅为 − 350 mV ∼ 350 mV -350~\text{mV} \sim 350~\text{mV} −350 mV∼350 mV；结合 1.2 V 1.2~\text{V} 1.2 V 偏置电压，差分信号的电压范围为 850 mV ∼ 1550 mV 850~\text{mV} \sim 1550~\text{mV} 850 mV∼1550 mV。图 2 为 LVDS 信号电气特性示意图。
根据 IEEE 规范，终端匹配电阻阻值为 100 Ω 100~\Omega 100 Ω，实际应用中通常选取 100 Ω 100~\Omega 100 Ω 或 120 Ω 120~\Omega 120 Ω。图 3 为 LVDS 传输系统结构框图。
三、LVDS 输出接口电路类型
与 TTL 输出接口一致，LVDS 输出接口分为以下四种类型：
- 单路 6 位 LVDS 输出接口
- 双路 6 位 LVDS 输出接口
- 单路 8 位 LVDS 输出接口
- 双路 8 位 LVDS 输出接口
3.1 单路 6 位 LVDS 输出接口
该接口电路采用单路传输方式，每个基色（RGB 三色中的任意一种颜色）信号对应 6 位数据（XOUT0+、XOUT0-、XOUT1+、XOUT1-、XOUT2+、XOUT2-），共计 18 位 RGB 数据（ 6 bit × 3 6~\text{bit} \times 3 6 bit×3），因此也称为 18 位或 18 bit 18~\text{bit} 18 bit LVDS 接口。
3.2 双路 6 位 LVDS 输出接口
该接口电路采用双路传输方式，每个基色信号对应 6 位数据，其中奇路数据为 18 位，偶路数据为 18 位，共计 36 位数据，因此也称为 36 位或 36 bit 36~\text{bit} 36 bit LVDS 接口。
3.3 单路 8 位 LVDS 输出接口
该接口电路采用单路传输方式，每个基色信号对应 8 位数据（XOUT0+、XOUT0-、XOUT1+、XOUT1-、XOUT2+、XOUT2-、XOUT3+、XOUT3-），共计 24 位 RGB 数据（ 8 bit × 3 8~\text{bit} \times 3 8 bit×3），因此也称为 24 位或 24 bit 24~\text{bit} 24 bit LVDS 接口。
3.4 双路 8 位 LVDS 输出接口
该接口电路采用双路传输方式，每个基色信号对应 8 位数据，其中奇路数据为 24 位，偶路数据为 24 位，共计 48 位 RGB 数据，因此也称为 48 位或 48 bit 48~\text{bit} 48 bit LVDS 接口。
四、典型 LVDS 发送芯片
典型的 LVDS 发送芯片可按通道数量分为四通道、五通道与十通道三类。
4.1 四通道 LVDS 发送芯片
图 4 为四通道 LVDS 发送芯片（DS90C365）内部框图，该芯片包含 3 个数据信号通道（涵盖 RGB、数据使能 DE、行同步信号 HS、场同步信号 VS）与 1 个时钟信号发送通道。四通道 LVDS 发送芯片主要用于驱动 6 bit 6~\text{bit} 6 bit 液晶面板，可构成单路 6 bit 6~\text{bit} 6 bit LVDS 接口电路与奇偶双路 6 bit 6~\text{bit} 6 bit LVDS 接口电路。
4.2 五通道 LVDS 发送芯片
图 5 为五通道 LVDS 发送芯片（DS90C385）内部框图，该芯片包含 4 个数据信号通道（涵盖 RGB、数据使能 DE、行同步信号 HS、场同步信号 VS）与 1 个时钟信号发送通道。五通道 LVDS 发送芯片主要用于驱动 8 bit 8~\text{bit} 8 bit 液晶面板，可构成单路 8 bit 8~\text{bit} 8 bit LVDS 接口电路与奇偶双路 8 bit 8~\text{bit} 8 bit LVDS 接口电路。
4.3 十通道 LVDS 发送芯片
图 6 为十通道 LVDS 发送芯片（DS90C387）内部框图，该芯片包含 8 个数据信号通道（涵盖 RGB、数据使能 DE、行同步信号 HS、场同步信号 VS）与 2 个时钟信号发送通道。十通道 LVDS 发送芯片主要用于驱动 8 bit 8~\text{bit} 8 bit 液晶面板，可构成奇偶双路 8 bit 8~\text{bit} 8 bit LVDS 接口电路。
在十通道 LVDS 发送芯片的设计中，设置两个时钟脉冲输出通道的目的在于提升芯片对不同类型 LVDS 接收芯片的适配灵活性。具体而言，当 LVDS 接收电路采用一片十通道 LVDS 接收芯片时，仅需使用一个通道的时钟信号；当 LVDS 接收电路采用两片五通道 LVDS 接收芯片时，十通道 LVDS 发送芯片需为每片接收芯片提供独立的时钟信号。
五、LVDS 发送芯片的输入信号
LVDS 发送芯片的输入信号来自主控芯片，分为 RGB 数据信号、时钟信号与控制信号三大类。
5.1 数据信号
为便于说明，将 RGB 信号、数据选通信号 DE、行同步信号 HS、场同步信号 VS 统一归为数据信号。
5.1.1 四通道 LVDS 发送芯片（面向 6 bit 6~\text{bit} 6 bit 液晶面板）
该类芯片的 RGB 信号输入引脚数量为 18 个，具体分配如下：
- 红基色数据：R0～R5，共 6 个引脚（R0 为最低有效位，R5 为最高有效位）
- 绿基色数据：G0～G5，共 6 个引脚
- 蓝基色数据：B0～B5，共 6 个引脚
除 RGB 信号引脚外，该类芯片还包含以下控制信号引脚：
- 显示数据使能信号 DE：1 个输入引脚
- 行同步信号 HS：1 个输入引脚
- 场同步信号 VS：1 个输入引脚
- 备用输入引脚：1 个
综上，四通道 LVDS 发送芯片的数据信号输入引脚总数为 21 个。
5.1.2 五通道 LVDS 发送芯片（面向 8 bit 8~\text{bit} 8 bit 液晶面板）
该类芯片的 RGB 信号输入引脚数量为 24 个，具体分配如下：
- 红基色数据：R0～R7，共 8 个引脚（R0 为最低有效位，R7 为最高有效位）
- 绿基色数据：G0～G7，共 8 个引脚
- 蓝基色数据：B0～B7，共 8 个引脚
除 RGB 信号引脚外，该类芯片还包含以下控制信号引脚：
- 显示数据使能信号 DE：1 个输入引脚
- 行同步信号 HS：1 个输入引脚
- 场同步信号 VS：1 个输入引脚
- 备用输入引脚：1 个
综上，五通道 LVDS 发送芯片的数据信号输入引脚总数为 28 个。
说明：液晶面板的输入信号均包含 DE 信号，部分面板仅使用 DE 信号而不使用行场同步信号，因此 LVDS 发送芯片的输入信号需根据液晶面板的要求进行配置。
5.2 输入时钟信号
输入时钟信号即像素时钟信号，又称数据移位时钟（LVDS 发送芯片中，并行 RGB 数据转换为串行数据时需使用移位寄存器）。像素时钟信号是数据传输与数据读取的基准信号。
5.3 控制信号
5.3.1 待机控制信号（POWER DOWN）
当该信号有效时（通常为低电平有效），将关闭 LVDS 发送芯片中时钟 PLL 锁相环电路的供电，停止芯片输出。
5.3.2 数据取样点选择信号
该信号的功能为选择读取输入 RGB 数据的时钟边沿，可选择时钟脉冲的上升沿或下降沿完成数据取样。
需说明的是，部分 LVDS 发送芯片可能未设置待机控制信号与数据取样点选择信号；部分芯片则在上述两种控制信号的基础上，额外集成其他功能的控制信号。
六、LVDS 发送芯片的输出信号
LVDS 发送芯片将并行输入的 TTL 电平 RGB 数据信号转换为串行 LVDS 信号后，直接传输至液晶面板的 LVDS 接收芯片。LVDS 发送芯片的输出为低摆幅差分对信号，通常包含 1 个通道的时钟信号与若干个通道的串行数据信号，每个输出通道对应正、负两条信号线（正信号输出线与负信号输出线）。
6.1 时钟信号输出
LVDS 发送芯片输出的时钟信号频率与输入像素时钟信号频率一致，通常表示为 TXCLK+ 与 TXCLK-，占用发送芯片的 1 个通道。
6.2 串行数据信号输出
不同通道数量的 LVDS 发送芯片，其串行数据信号的输出通道配置存在差异：
- 四通道 LVDS 发送芯片：串行数据占用 3 个通道，数据输出信号通常表示为 XOUT0+、XOUT0-、XOUT1+、XOUT1-、XOUT2+、XOUT2-。
- 五通道 LVDS 发送芯片：串行数据占用 4 个通道，数据输出信号通常表示为 XOUT0+、XOUT0-、XOUT1+、XOUT1-、XOUT2+、XOUT2-、XOUT3+、XOUT3-。
- 十通道 LVDS 发送芯片：串行数据占用 8 个通道，输出引脚表示为 TXOUT0+/TXOUT0- 至 TXOUT7+/TXOUT7-。
说明：液晶显示器驱动板上 LVDS 发送芯片的输出数据格式，必须与液晶面板 LVDS 接收芯片要求的数据格式一致，否则驱动板与液晶面板将无法匹配。仅通过观察电路图，无法直接判断 LVDS 发送芯片输出信号 TXOUT+/TXOUT- 的内部数据组成与排列格式。不同厂商生产的 LVDS 发送芯片，其输出数据的排列方式可能存在差异。因此，在更换液晶显示器驱动板或液晶面板时，需明确 LVDS 接口液晶面板要求的信号格式，确保驱动板侧发送芯片的输出数据格式与面板侧接收芯片的要求一致。
七、LVDS 数据输出格式
7.1 并串转换原理
LVDS 发送芯片在单个时钟脉冲周期内，每个数据通道输出 7 bit 7~\text{bit} 7 bit 串行数据信号，而非常用的 8 bit 8~\text{bit} 8 bit 数据，如图 7 所示：
LCD 液晶屏需传输并行图像信号与控制信号，而 LVDS 采用串行传输方式，因此发送端需完成并行数据到串行数据的转换。以 8 bit 8~\text{bit} 8 bit RGB 显示屏接口为例，单个显示周期内需传输 8 bit 8~\text{bit} 8 bit R 信号、 8 bit 8~\text{bit} 8 bit G 信号、 8 bit 8~\text{bit} 8 bit B 信号，以及 VS、HS、DE 信号，共计 27 bit 27~\text{bit} 27 bit 数据。每对 LVDS 信号线在单个发送周期内仅能传输 7 bit 7~\text{bit} 7 bit 数据，因此需配置 4 对数据线与 1 对时钟线。LVDS 并串转换如图 8 所示：
上图中每组差分线称为 1 个 Pair，4 组数据线加 1 对时钟线称为 1 个 Channel；LVDS 发送器始终将单个像素数据映射（remapping）至 1 个 Channel 的单个发送周期（TX CLK）内。
- 6 bit 6~\text{bit} 6 bit 显示屏：并行数据为 21 位（18 位 RGB 信号 + 3 位控制信号），因此 LVDS 接口每个 Channel 仅需 3 对数据线与 1 对时钟线。
- 10 bit 10~\text{bit} 10 bit 显示屏：并行数据为 33 位（30 位 RGB 信号 + 3 位控制信号），因此 LVDS 接口每个 Channel 需配置 5 对数据线与 1 对时钟线。
LVDS 接口的时钟频率通常为 20 MHz ∼ 85 MHz 20~\text{MHz} \sim 85~\text{MHz} 20 MHz∼85 MHz，因此输出像素时钟低于 85 MHz 85~\text{MHz} 85 MHz 的信号仅需 1 个 Channel 即可传输；对于输出像素时钟高于 85 MHz 85~\text{MHz} 85 MHz 的信号（如 1080 P / 60 Hz 1080\text{P}/60\text{Hz} 1080P/60Hz 输出，像素显示时钟为 148.5 MHz 148.5~\text{MHz} 148.5 MHz），需将输出像素按顺序分为奇像素与偶像素，采用 2 个 Channel 分别传输；对于更高像素时钟的信号（如 1080 P / 120 Hz 1080\text{P}/120\text{Hz} 1080P/120Hz 输出），则需配置 4 个 Channel 进行传输。
两 Channel、四 Channel 的像素分配如图 9、图 10 所示：
7.2 传输模式
LVDS 信号传输分为 DE MODE 与 SYNC MODE 两种模式：
- DE MODE：需连接数据使能信号 DE（data enable，有效数据选通）。
- SYNC MODE：除 DE 信号外，还需连接行同步信号 HS（HSYNC）与场同步信号 VS（VSYNC）。
液晶面板中已极少使用 SYNC MODE，普遍采用 DE MODE。
7.3 单路 6 bit 输出格式
单路 6 bit 6~\text{bit} 6 bit LVDS 发送电路采用四通道 LVDS 发送芯片，其输出信号格式如图 11 所示：
图中"NA"表示对应数据位未被使用。
该示例对应的控制信号模式为仅使用 DE 信号，未接入行同步信号 HS 与场同步信号 VS。当控制信号模式为 DE 信号 + 行场同步信号时，图中的两个"NA"数据位将分别替换为场同步信号 VS 与行同步信号 HS。
7.4 双路 6 bit 输出格式
双路 6 bit 6~\text{bit} 6 bit LVDS 发送电路采用两片四通道 LVDS 发送芯片，其输出信号格式如图 12 所示：
双路 6 bit 6~\text{bit} 6 bit LVDS 发送芯片的输出数据格式与单路 6 bit 6~\text{bit} 6 bit LVDS 发送芯片的输出数据格式一致。二者的差异在于传输方式：双路模式下，一路通道传输奇数像素的 RGB 数据，另一路通道传输偶数像素的 RGB 数据。数据位标注中的"O"代表奇数像素（如 OR0、OR1），"E"代表偶数像素（如 ER0、ER1）。
7.5 单路 8 bit 输出格式
单路 8 bit 8~\text{bit} 8 bit LVDS 发送电路采用五通道 LVDS 发送芯片，其输出信号格式包含多种类型，以下为两种典型格式。
格式一
对应的输出信号格式如图 13 所示：
产生该数据信号格式的电路接法如图 14 所示：
格式二
对应的输出信号格式如图 15 所示：
该格式对应的控制信号模式为仅使用 DE 信号。当控制信号模式为 DE 信号 + 行场同步信号时，第二数据通道 TXOUT2 中的两个"NA"数据位，需分别替换为场同步信号 VS 与行同步信号 HS（该配置可通过驱动板编程实现）。
从上述两种输出格式的对比可发现，数据信号的排列顺序存在显著差异。通过驱动板编程，可实现不同输出格式之间的转换与匹配。
7.6 双路 8 bit 输出格式
双路 8 bit 8~\text{bit} 8 bit LVDS 发送电路可采用两片五通道 LVDS 发送芯片，或一片十通道 LVDS 发送芯片搭建。该类型电路的输出数据格式包含多种形式，图 16 为其中一种典型格式：
八、数据映射标准
LVDS 接口电路中，像素并行数据转换为串行数据的格式主要有两种标准：VESA 标准与 JEIDA 标准。
8.1 VESA 标准
VESA 标准的数据映射格式如图 17 所示：
8.2 JEIDA 标准
JEIDA 标准的数据映射格式如图 18 所示：
8.3 6 bit RGB 映射说明
若像素为 6 bit 6~\text{bit} 6 bit RGB 格式，则每个通道仅需使用上方 3 对数据线，其中 R9～R4、G9～G4、B9～B4 分别对应实际的 R5～R0、G5～G0、B5～B0。
8.4 自定义映射
COLOR MAPPING 也可采用自定义格式，只需 LVDS 发送端与接收端采用一致的映射顺序，即可实现正确的色彩显示。
九、LVDS 接口参数配置
以下为 LVDS 接口在设备树（Device Tree）中的典型配置示例：
{
disp_timings: display-timings {
native-mode = <&timing0>;
timing0: timing0 {
screen-type = <SCREEN_LVDS>;
lvds-format = <LVDS_8BIT_1>;
out-face = <30>;
/*
* Min Typ Max Unit
* Clock Frequency fclk 44.9 51.2 63 MHz
*/
clock-frequency = <80000000>;
hactive = <1366>; /* Horizontal display area thd 1024 DCLK */
vactive = <768>; /* Vertical display area tvd 600 H */
hback-porch = <90>; /* HS Width + Back Porch 160 160 160 DCLK (Thw + thbp) */
hfront-porch = <40>; /* HS front porch thfp 16 160 216 DCLK */
vback-porch = <30>; /* VS front porch tvfp 1 12 127 H */
vfront-porch = <10>; /* VS Width + Back Porch 23 23 23 H (Tvw + tvbp) */
hsync-len = <4>; /* HS Pulse Width thw 1 - 140 DCLK */
vsync-len = <4>; /* VS Pulse Width tvw 1 - 20 H */
hsync-active = <0>;
vsync-active = <0>;
de-active = <0>;
pixelclk-active = <1>;
swap-rb = <0>;
swap-rg = <0>;
swap-gb = <0>;
};
};
};
9.1 参数说明
9.1.1 screen-type
用于定义屏幕类型（包含 RGB、LVDS、EDP、MIPI、HDMI、MCU 等类型），若屏幕为 LVDS 屏，该参数应取值为 SCREEN_LVDS。
相关宏定义如下：
#define SCREEN_NULL 0
#define SCREEN_RGB 1
#define SCREEN_LVDS 2
#define SCREEN_DUAL_LVDS 3
#define SCREEN_MCU 4
#define SCREEN_TVOUT 5
#define SCREEN_HDMI 6
#define SCREEN_MIPI 7
#define SCREEN_DUAL_MIPI 8
#define SCREEN_EDP 9
#define SCREEN_TVOUT_TEST 10
#define SCREEN_LVDS_10BIT 11
#define SCREEN_DUAL_LVDS_10BIT 12
9.1.2 lvds-format
用于定义 LVDS 的数据传输格式，仅当屏幕为 LVDS 屏时该参数有效，其取值需结合屏幕与 LVDS 的硬件连接方式确定。相关宏定义如下：
#define LVDS_8BIT_1 0
#define LVDS_8BIT_2 1
#define LVDS_8BIT_3 2
#define LVDS_6BIT 3
#define LVDS_10BIT_1 4
#define LVDS_10BIT_2 5
LVDS 数据格式主要分为 FORMAT 1 与 FORMAT 2 两种，差异在于 Y3 通道的传输内容：FORMAT 1 传输颜色的高两位数据，FORMAT 2 传输颜色的低两位数据。若液晶显示出现水彩现象，通常为 lvds-format 参数设置错误，更换格式即可解决。
9.1.3 clock-frequency
- 双路 LVDS 模式：该参数取值为 LCD 规格书中典型时钟频率的 2 倍。
- 单路 LVDS 模式：该参数取值与 LCD 规格书中典型时钟频率一致。
9.1.4 out-face
用于定义屏幕的接线位数，不同接线方式对应参数取值如下：
- 屏幕为
24
bit
24~\text{bit}
24 bit 规格时，参数取值为
OUT_P888； - 屏幕为
18
bit
18~\text{bit}
18 bit 规格、且数据线仅连接每种基色的高六位（引脚 B0、B1、G0、G1、R0、R1 悬空）时，参数取值为
OUT_D888_P666； - 屏幕为
18
bit
18~\text{bit}
18 bit 规格、且数据线连接 LCDC 的低 18 位（连接范围 D0～D17）时，参数取值为
OUT_P666。
该参数设置错误可能导致屏幕出现色阶异常问题。
9.2 时序参数
9.2.1 消隐参数
hback-porch、hfront-porch、vback-porch、vfront-porch、hsync-len、vsync-len
上述六个参数需按照 LCD 规格书填充，目前多数屏幕采用 DE MODE，该模式下仅需关注 Vertical section blanking 与 Horizontal section blanking 两个参数，且需满足以下关系式：
v
-back-porch
+
v
-front-porch
+
v
-sync-len
=
Vertical section blanking
h
-back-porch
+
h
-front-porch
+
h
-sync-len
=
Horizontal section blanking
\begin{aligned} v\text{-back-porch} + v\text{-front-porch} + v\text{-sync-len} &= \text{Vertical section blanking} \\ h\text{-back-porch} + h\text{-front-porch} + h\text{-sync-len} &= \text{Horizontal section blanking} \end{aligned}
v-back-porch+v-front-porch+v-sync-lenh-back-porch+h-front-porch+h-sync-len=Vertical section blanking=Horizontal section blanking
各参数可自行分配，通常将 hback-porch 与 vback-porch 设置为较大值。
9.2.2 极性参数
hsync-active、vsync-active、de-active、pixelclk-active
上述参数用于定义各同步信号的有效极性，典型取值如下：
| 取值 | 含义 |
|---|---|
0 | 低电平有效（active low） |
1 | 高电平有效（active high） |
2（或特定平台定义值） | 忽略（ignore） |
各参数具体说明如下：
-
hsync-active：定义行同步信号的有效电平（低电平有效 / 高电平有效 / 忽略）。在 DE MODE 下，行同步信号并非必需，可配置为忽略；此时驱动程序仅依据 DE 信号界定行有效区域，不再解析 HSYNC 的脉冲宽度与极性。若硬件未引出 HSYNC 引脚，亦需配置为忽略，避免驱动因信号悬空而产生误判。 -
vsync-active：定义场同步信号的有效电平（低电平有效 / 高电平有效 / 忽略）。与hsync-active同理，在 DE MODE 下可配置为忽略，驱动程序不再依赖 VSYNC 信号进行场同步判定。 -
de-active：定义数据使能信号的有效电平（低电平有效 / 高电平有效 / 忽略）。DE 信号为 DE MODE 下主要的同步信号，通常不可忽略；若配置为忽略，驱动程序将无法识别有效数据区域，导致屏幕无法点亮或显示异常。 -
pixelclk-active：定义像素数据的有效触发沿。高电平有效表示在时钟上升沿驱动像素数据、下降沿采样像素数据；低电平有效表示在时钟下降沿驱动像素数据、上升沿采样像素数据；亦可设置为忽略，此时驱动程序采用默认边沿策略。该参数设置错误可能导致屏幕出现雪花点、噪点等问题。
说明："忽略"的本质是向驱动声明该信号在当前工作模式下不参与时序控制，驱动程序跳过对该信号的极性检测与时序依赖。若将实际使用的信号配置为忽略，或将未使用的信号配置为有效电平，均可能导致时序解析异常、画面错位或驱动挂起。
LVDS 差分信号技术详解
来源：电子开发圈，2019-11-16
1 LVDS 技术定义与标准
LVDS（Low-Voltage Differential Signaling，低电压差分信号）由美国国家半导体公司（National Semiconductor，NS，现为 TI）于 1994 年提出，是一种信号传输模式的电平标准。该标准采用极低的电压摆幅实现高速差分数据传输，支持点对点或一点对多点的连接方式，具有低功耗、低误码率、低串扰与低辐射等特性，广泛应用于串行高速数据通信领域。
LVDS 技术规范对应两项标准：其一为电讯工业联盟（TIA）/电子工业联盟（EIA）制定的 ANSI/TIA/EIA-644 标准（基于此标准，LVDS 接口亦被称为 RS-644 接口）；其二为电气和电子工程师协会（IEEE）制定的 IEEE 1596.3 标准。
2 差分信号线与 LVDS 电平的关联性
LVDS 电平标准依托一对差分信号线完成数据传输。常见的差分信号接口包括 USB（Universal Serial Bus，通用串行总线）。目前主流个人计算机均配备 USB 接口，可用于连接 U 盘、键盘、鼠标、打印机、移动硬盘等外设，对应图示如下：
HDMI（High Definition Multimedia Interface，高清晰度多媒体接口）是一种面向音视频传输的专用数字化接口技术，其内部集成 4 对差分信号线。SATA（Serial Advanced Technology Attachment，串行 ATA 接口规范）硬盘的接口设计中，同样包含用于数据接收与发送的两对差分信号线，对应图示如下：
具备 DDR3 SDRAM 应用经验者可观察到，该存储器件接口同样包含若干对差分信号线，对应图示如下：
需要说明的是，上述几种接口所采用的差分信号线均未遵循严格意义上的 LVDS 电平标准（但相关技术的基础概念具有共通性）。换言之，并非所有差分信号线均采用 LVDS 电平标准。差分信号传输对应的电平标准种类多样，LVDS 仅是其中一种。
具体而言，HDMI 接口采用 TMDS（Transition Minimized Differential Signaling，最小化传输差分信号）电平标准；DDR3 接口采用 SSTL（Stub Series Terminated Logic，短截线串联端接逻辑）电平标准。HDMI（TMDS）、USB 与 SATA 所采用的电平标准与 LVDS 存在技术层面的相似性，但从规范定义分析，均不属于标准 LVDS 范畴（上述接口虽属于"低电压差分信号"技术体系，但与本文讨论的 LVDS 并非同一标准）。此类电平标准的差异性可类比 5 V TTL 电平标准与 5 V CMOS 电平标准的关系——二者参数差异较小，但属于两种独立的技术规范。而 SSTL 系列标准（包含 SSTL_3、SSTL_2、SSTL_18、SSTL_15）与 LVDS 则属于完全不同的电平技术体系。
尽管如此，LVDS 电平标准的接口仍具有广泛的应用场景，搭载 LVDS 接口的液晶显示屏即为典型案例，该接口亦是 LCD Panel 的通用技术规范。下文将从 LVDS 硬件收发器的基础结构切入，分析该技术的应用优势。
3 LVDS 收发器工作原理
3.1 电平判断方式
传统低速数字逻辑电平（如 TTL、CMOS）的高低电平判定依托信号端相对于参考地的电压幅值完成，对应图示如下：
LVDS 电平的判定方式与之存在本质区别。该标准通过数据接收器同相端与反相端的电压相对大小区分高低电平，而非以同相端或反相端相对于公共地（GND）的电压幅值作为判定依据。
3.2 收发器基本结构与工作机制
LVDS 发送器与接收器的基本结构对应图示如下。该结构采用两根导线（即差分信号线）传输一组信号，驱动方式为恒流源（Current Source）驱动，属于电流驱动型技术方案（TTL、CMOS 等电平标准则属于电压驱动型技术方案）。
在发送端的驱动器（Driver）内部，场效应管 Q 1 Q_1 Q1、 Q 2 Q_2 Q2、 Q 3 Q_3 Q3、 Q 4 Q_4 Q4 构成全桥开关电路。LVDS 技术规范的约束范围集中于接口的电气特性、互连方式与线路端接，对于器件的生产工艺、传输介质及供电电压未作明确要求，因此驱动器可基于 CMOS、GaAs 或其他工艺实现。该电路的功能为控制 3.5 m A 3.5\,\mathrm{mA} 3.5mA 恒流源的电流流向。
在接收端的接收器（Receiver）内部，同相端与反相端之间并联一个 100 Ω 100\,\Omega 100Ω 的端接电阻。恒流源输出的电流流经该电阻时产生电压降，接收器通过检测该电压降的极性判定输入信号的高低电平。
当场效应管 Q 2 Q_2 Q2、 Q 3 Q_3 Q3 导通且 Q 1 Q_1 Q1、 Q 4 Q_4 Q4 截止时，恒流源输出的电流经 Q 3 Q_3 Q3 流向接收器，向下穿过 100 Ω 100\,\Omega 100Ω 端接电阻后返回驱动端，最终经 Q 2 Q_2 Q2 流入地（GND）。 3.5 m A 3.5\,\mathrm{mA} 3.5mA 电流在 100 Ω 100\,\Omega 100Ω 电阻上产生 350 m V 350\,\mathrm{mV} 350mV 的压降，此时接收器同相端电压高于反相端电压，输出判定为高电平"H"，对应图示如下：
当场效应管
Q
2
Q_2
Q2、
Q
3
Q_3
Q3 截止且
Q
1
Q_1
Q1、
Q
4
Q_4
Q4 导通时，恒流源输出的电流经
Q
1
Q_1
Q1 流向接收器，向上穿过
100
Ω
100\,\Omega
100Ω 端接电阻后返回驱动端，最终经
Q
4
Q_4
Q4 流入地（GND）。
3.5
m
A
3.5\,\mathrm{mA}
3.5mA 电流在
100
Ω
100\,\Omega
100Ω 电阻上同样产生
350
m
V
350\,\mathrm{mV}
350mV 的压降，但此时接收器同相端电压低于反相端电压，输出判定为低电平"L"，对应图示如下：
在技术文档与工程实践中，LVDS 接收器与发送器的结构通常可简化为如下形式：
下图为 TI 公司 LVDS 收发芯片 SN65LVDS180 数据手册中提供的典型应用电路：
3.3 通信方式拓展
从 LVDS 结构原理分析，一对差分信号线仅支持单一方向的数据传输，对应通信方式为单工通信（亦称为点对点传输，point-to-point）。但 USB 接口同样采用一对差分信号线，却可实现双向数据传输。其技术原理为：USB 接口集成两对驱动器与接收器的组合结构，对应图示如下：
该结构对应半双工（half duplex）通信配置，即在任意时刻，差分信号线仅支持单一方向的数据传输，但可通过分时复用的方式实现双向数据传输。当驱动器 1 向接收器 1 发送数据时，驱动器 2 与接收器 2 处于无效状态；反之，当驱动器 2 向接收器 2 发送数据时，驱动器 1 与接收器 1 处于无效状态。
USB 总线的实际结构更为复杂，下图为 USB 2.0 规范中提供的总线架构示意图：
4 LVDS 驱动器电气参数分析
下图为 TI 公司 LVDS 收发芯片 SN65LVDS180 数据手册中提供的驱动器电气参数表：
上表中的 V O D V_{\mathrm{OD}} VOD（Differential Output Voltage Magnitude）为驱动器的差分输出电压幅度，对应前文所述端接电阻上产生的 350 m V 350\,\mathrm{mV} 350mV 压降。该参数的物理意义可通过下图（差模信号模型）体现：
上表中的另一参数 V O C ( S S ) V_{\mathrm{OC(SS)}} VOC(SS)（Steady-State Common-Mode Output Voltage）为稳态共模输出电压。参考该芯片数据手册的 Figure 3 可知，该参数的物理意义为：驱动器输入的数字信号（未转换为 LVDS 信号前）经转换后，输出的 LVDS 信号电压相对于公共地的平均值。该参数亦被标注为 V O S V_{\mathrm{OS}} VOS（Offset Voltage）。
下图为 TI 公司 LVDS 收发芯片 SN65LVDS049 数据手册中提供的 V O S V_{\mathrm{OS}} VOS 参数定义示意图：
如前文所述，LVDS 电平标准通过检测接收器两端的差模电压（ ± 350 m V \pm 350\,\mathrm{mV} ±350mV）判定高低电平，信号中包含的共模电压分量不会对接收器的判定结果产生影响。
当驱动器向接收器发送高电平"H"时，对应的等效电路如下图所示（注：该等效电路适用于传输线长度极短的应用场景）：
当驱动器向接收器发送低电平"L"时，对应的等效电路如下图所示：
综合上述两种等效电路，可绘制出 LVDS 电平的波形图，对应图示如下：
换言之，当 LVDS 信号在高低电平之间切换时，恒流源的电流方向发生换向。在换向的瞬间，流经端接电阻的电流值为零，对应图示如下：
该电流换向过程的持续时间极短，通常仅为数百皮秒，对应图示如下：
下图为 LVDS 接收器的输入电气参数表：
基于上述参数，可绘制出 LVDS 电平标准的噪声容限示意图（关于噪声容限的详细定义，可参考《逻辑门 2》相关内容），对应图示如下：
从图中可读出，LVDS 电平标准的噪声容限约为 1.075 V 1.075\,\mathrm{V} 1.075V（工程实践中一般认为其噪声容限为 1 V 1\,\mathrm{V} 1V）。需要说明的是，本示意图基于 TI 公司芯片数据手册绘制，不同厂商的器件参数可能存在细微差异。
Xilinx LVDS 使用（以 DAC AD9736 展开）
Infinite-zh 于 2024-05-27 18:19:58 修改
在 Xilinx Vivado 设计套件中，实现 LVDS 信号传输的方案包含两种，第一种为直接调用原语，例如用于双边沿数据传输的 IDDR、ODDR 原语，以及用于差分信号转单端信号的 IBUFDS 原语，上述原语可为 LVDS 信号的各类传输需求提供解决方案。
本文采用的第二种方案为调用 SelectIO IP 核，该方案在工程实践中具有更高的实用性与灵活性。
1 LVDS 介绍
LVDS（Low-Voltage Differential Signaling）即低电压差分信号技术，该传输技术的数据传输速率可达到 155 Mbps 以上。
在 FPGA 器件中，通常可将特定的 Bank 配置为 LVDS 信号专用 Bank。由于 LVDS 信号的电压幅度（例如 LVDS 2.5 V 标准）低于传统 CMOS 信号的电压幅度（例如 CMOS 3.3 V 标准），因此该技术可支持更高的传输速度。
针对 Xilinx FPGA 的 LVDS25 接口，其支持的最高传输速率可达 600 Mbps。
2 DAC AD9736 器件特性
AD9736 是 ADI 公司推出的一款 14 bit、1200 MSPS 数模转换器（DAC），该器件的功能框图如下：
从功能框图可观察到，为实现高速数据传输的同步匹配，AD9736 芯片内置时钟输出引脚 DATACLK_OUT；此外，该芯片还集成支持 SPI 协议的内部寄存器，可通过 SPI 接口完成器件配置。
在系统设计中，AD9736 芯片的 DATACLK_OUT 引脚输出的时钟信号接入 FPGA，FPGA 基于该时钟信号输出并行数据与时钟信号 DATACLK_IN，供给 AD9736 芯片。DAC_CLK 时钟信号通常由外部 PLL 锁相环芯片产生，原因在于外部 PLL 锁相环输出的时钟信号，其相位噪声与频率稳定性优于 FPGA 内部时钟资源输出的信号。
查阅 AD9736 芯片数据手册可知，通过配置内部寄存器，可将器件工作模式设置为 2x 插值模式或 1x 直通模式，对应模式配置图示如下：
在 2x 插值模式下，芯片内部集成的插值滤波器将在相邻两个输入数据之间插入一个插值数据，基于该特性，器件的数据时钟频率可降至 300 MHz。
AD9736 芯片数据手册同时提供了数据传输的时序方案，对应图示如下：
从上图可分析得出，该时序方案对应的传输模式为 DDR（双边沿采样）模式，且属于 OPPOSITE_EDGE 模式。
除 OPPOSITE_EDGE 模式外，DDR 传输模式还包含 SAME_EDGE 模式，对应时序图示如下：
基于 DDR 传输模式的技术特性，在一个时钟周期内可传输两个数据。从时序图可观察到，输入数据 D1 与 D2 经组合后，通过 DB 引脚输出，该特性将在后续 SelectIO IP 核的配置过程中得到体现。
3 SelectIO 配置流程
SelectIO IP 核的配置界面与参数设置如下：
3.1 第一页配置
配置界面如下图所示：
参数设置项的配置说明如下：
- Interface Template：选择 Custom（自定义模式）
- Data Bus Direction：由于本设计面向 DAC 器件，数据流向为 FPGA 输出至 DAC，因此选择 output（输出模式）
- Data Rate：选择 DDR 模式（SDR 模式为单沿采样，一个时钟周期传输 1 个数据；DDR 模式为双沿采样，一个时钟周期传输 2 个数据，二者可通过单时钟周期内的传输数据量区分）
- External Data Width：根据 DAC 器件的位数配置，本设计中 AD9736 为 14 bit 器件，因此配置为 14 bit；SelectIO IP 核可通过设置 Serialization Factor 参数实现并转串功能，从而进一步提升数据吞吐量
- IO Signaling：选择 Differential（差分模式），并指定电平标准为 LVDS_25
- Output DDR Data Alignment：选择 Opposite Edge 模式（该参数的选择依据来源于前文对 AD9736 时序方案的分析）
3.2 第二页配置
配置界面如下图所示：
参数设置项的配置说明如下：
- Clock Signaling：选择 Differential（差分模式），电平标准指定为 LVDS_25
- Clocking Options：选择外部时钟模式（原因在于 AD9736 芯片输出的 DATACLK_OUT 信号作为该 IP 核的参考时钟）；右侧 DDR Clk Buffer 选项选择对应的时钟缓冲原语，用于将输入的差分时钟信号转换为 FPGA 内部时钟域的时钟信号
- Clock Forwarding：选择 Clock Forwarding 选项，开启时钟转发功能；该功能启用后，IP 核将输出一路与数据同步的差分时钟信号，该信号接入 AD9736 芯片的 DATACLK_IN 引脚，用于实现数据传输的同步。
3.3 第三页配置
第三页配置界面如下图所示：
该页面的配置项为时钟与数据的延迟参数，用于实现信号的时序校准与同步优化。本设计中未对延迟参数进行额外配置。
完成 SelectIO IP 核的配置后可发现，IP 核的数据输入引脚宽度为 28 bit，而非 AD9736 器件对应的 14 bit。该现象的技术原因为：DDR 模式采用双边沿采样，一个时钟周期内可传输 2 个数据，因此输入数据宽度需配置为器件位数的 2 倍。
4 仿真验证
仿真波形图如下所示：
对仿真结果进行计算分析，验证结果与理论预期一致。
5 实物验证
本文为项目总结文档，实物验证环节的相关内容未作展示。
6 参考文献
- 【电路】LVDS 差分接口 - KevinChase - 博客园
https://www.cnblogs.com/kevinchase/p/9082861.html - AD9736 | 标准高速数模转换器 | 亚德诺（ADI）半导体
https://www.analog.com/cn/products/ad9736.html - xilinx IDDR 原语时序图_u011600372的博客-CSDN 博客
https://blog.csdn.net/u011600372/article/details/90637797
Reference
- LVDS 通信接口详细介绍-CSDN 博客
https://blog.csdn.net/weixin_42509369/article/details/85761308 - LVDS 接口详解-CSDN 博客
https://blog.csdn.net/LinuxArmbiggod/article/details/83863479 - RK 平台 LCD 调试说明_hsync-active-CSDN 博客
https://blog.csdn.net/u014770862/article/details/76274951 - LVDS 接口技术详解：原理、应用及信号格式-CSDN 博客
https://blog.csdn.net/qq_28258885/article/details/119214144 - LVDS Owner’s Manual Design Guide, 4th Edition
https://www.ti.com/lit/ug/snla187/snla187.pdf - LVDS Driver & Receiver - BlocDocTemplate
https://indico.cern.ch/event/72160/contributions/2082283/attachments/1036626/1477154/LVDS-V1.pdf - 一文详解 LVDS 低电压差分信号-电子发烧友网
https://www.elecfans.com/d/2024635.html - Xilinx LVDS 使用（以 DAC AD9736 展开）-CSDN 博客
https://blog.csdn.net/qq_41783470/article/details/119754056
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