一个场景：

今天流水线送来1000颗Die，你测完发现只有850颗是好的。

老板问：良率85%？行。

但如果明天变成70%，后天变成60%，你能告诉他是哪出问题了吗？

你手里的武器，就是良率模型（Yield Model）——它不是"好的除以总的"这么简单，它是你理解芯片制造过程健康状况的X光机。

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一、造芯片不是做饼干

良率 = 好Die数 / 总Die数。定义就这么简单，但背后的故事一点也不简单。

想象你在做饼干：揉面、压模、入烤箱。有一块烤焦了？扔掉就是，下一块重新做，损失几乎为零。

造芯片可不是做饼干。

晶圆是一整片硅片，上面同时制造成百上千颗Die。如果光刻机的一道光照偏了0.1微米——整片晶圆上的每一颗Die都可能废了。不是"重做一块就好"，这几百道工序、几百个工时、几千美金的成本，全打水漂。

这就是为什么良率是半导体制造中最敏感、最关键的指标之一。

而且对一个芯片测试工程师来说，良率的意义分三层：

• 良率低 = 同样的测试时间→拿到的良品更少→产出暴跌
• 良率突然下滑 = 工艺出了问题→你需要在最短时间内定位故障源
• 良率太高？——等等，高不好吗？——如果良率好得离谱，你反而得怀疑：是不是测试覆盖漏掉了什么？

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二、三个模型，一个比一个精

晶圆上为什么会出现坏Die？归根结底是因为缺陷（Defect）。缺陷来自：空气中的微粒落在晶圆上、光刻胶涂布不均匀、刻蚀过度或不足、金属线间短路或断路……

这些缺陷随机地落在晶圆上。如果一颗缺陷落在Die的活性区域内，这颗Die就坏了。

问题来了：给定缺陷密度，怎么预测良率？

1️⃣ Poisson模型：最朴素也最悲观

最简单的假设：缺陷在晶圆上完全随机分布，互不影响，服从泊松分布。

公式： Y = e^(-A·D₀)

其中Y是良率，A是Die面积（cm²），D₀是缺陷密度（defects/cm²）。

生活类比： 你在下雨天站在空地上，头顶一块面积A的纸板。雨滴均匀随机落下，D₀是单位面积的雨滴数。纸板上没有雨滴的概率——就是e^(-AD₀)。

问题在哪？ Poisson模型假设缺陷均匀随机分布。但在真实环境中，缺陷倾向于聚集（Clustering）——工艺波动往往在晶圆上造成"坏区"和"好区"。

结果：Poisson模型对良率的预测总是过于悲观。实际良率通常比Poisson预测高。

2️⃣ Murphy模型：更贴近现实

Murphy对Poisson做了修正，假设缺陷密度D本身是一个随机变量，服从Gamma分布。这引入了缺陷密度的变化，更贴合实际情况。

公式： Y = (1 - e^(-A·D₀)) / (A·D₀)

刚才那场雨变成了"局部阵雨"——有的地方瓢泼大雨，有的地方几乎没雨。你的纸板（Die）放在哪里？取决于它落在哪个区域。

Murphy模型比Poisson乐观一些，在大面积Die时差距尤其明显。

3️⃣ Negative Binomial模型：业界标配

这是当今半导体行业最广泛使用的良率模型。

在Poisson基础上引入一个聚类因子α，描述缺陷的聚集程度。

公式： Y = (1 + A·D₀/α)^(-α)

• α → ∞时 → Poisson模型（完全随机，无聚类）
• α = 1时 → Murphy模型
• α越小 → 缺陷越聚集

这次不是下雨了。你看着一群蚂蚁搬食物——它们不是均匀散开的，而是成群结队沿着某些路径走。你的Die就像路上的纸片：如果恰好有蚂蚁队伍经过（缺陷聚集区），这颗Die大概率完蛋；如果落在没蚂蚁的区域，安然无事。

实战意义：

• 工艺控制得好，α通常在2~5之间
• 如果α忽然变小（比如0.5），说明出现了严重的局部工艺问题
• 对测试工程师来说：跟踪α的变化比跟踪良率数字本身更敏感——它可以提前数周预警工艺漂移

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三、堆叠良率——Chiplet时代的噩梦

如果单片芯片的良率是"一锤子买卖"，那先进封装（Chiplet）时代的良率就是俄罗斯轮盘赌。

当你把N颗独立的Die集成到一个封装中，整体良率等于每颗Die良率的乘积：

Y_total = Y₁ × Y₂ × … × Y_N

为什么？ 因为任何一颗Die坏了，整个封装模块就废了——你不能拆了重焊。

Chiplet数量	单颗良率	整体良率
3	95%	85.7%
4	95%	81.5%
5	95%	77.4%
8	95%	66.3%
10	90%	34.9% ❗

三条曲线分别对应单颗良率95%/90%/85%时，整体良率随Chiplet数量的变化。红线跌到34.9%的点——10颗90%良率的Die封在一起，整体不到35%。

10颗90%良率的Chiplet封在一起→整体良率只有34.9%！

将近65%的先进封装模块因为某颗Die的不良而报废——每个封装价值几百到几千美元。

这就是为什么在Chiplet时代，**KGD（已知良好裸片）**从"nice-to-have"变成了"must-have"。你必须在裸片阶段就做到极致筛选——不能靠封装后再筛选，因为那为时已晚。

想象你是个高端餐厅的品控经理。以前你把一道菜做坏了，扔掉重做成本是50块。现在你做了10道菜，拼成一道满汉全席，其中一道菜是馊的——整桌全废了，成本2000块。
你现在必须保证每一道菜在出锅前就是完美的。

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四、【测试视角】良率与测试的跷跷板

良率不是孤立指标，它和测试覆盖率之间有经典的跷跷板关系。

Defect Level（缺陷等级）公式：

DL ≈ 1 - Y^(1 - TC)

DL是"已经出货但仍然有缺陷的芯片比例"，TC是测试覆盖率。

良率Y	测试覆盖率TC	DL (ppm)	含义
90%	99%	~1,053	每百万颗出货芯片中约1000颗是坏的
90%	99.9%	~105	好一些
90%	95%	~5,129	这个质量交出去会被客户骂死
99%	99%	~100	良率高≠品质好！

给测试工程师的硬核启示：

1. 想降低DL有两种途径：提高良率 OR 提高测试覆盖率
2. 但如果良率提高是因为测试覆盖不足，DL反而会更高——这就是为什么看到"超高良率"时要警觉
3. 在量产爬坡阶段，用这个公式来设定测试Pattern的质量门限

用一张良率地图（Yield Map）配合Shmoo图，训练有素的工程师可以像读心电图一样"读"晶圆厂的生产健康——边缘密集的坏Die暗示刻蚀速率不均，中心聚集暗示光刻对准偏差，条纹状划痕暗示机械搬运损伤……

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狗蛋说：

良率模型不是书呆子的数学游戏。Poisson告诉你最坏情况，Murphy给你中位数参考，Negative Binomial才是实战中的王牌——跟踪α的变化，比盯着良率数字本身，能早几周发现工艺漂移。在Chiplet时代，一颗Die的良率决定了整个封装模块的生死，每多一颗Chiplet，数学就对良率多一分残忍。

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本文基于芯片测试工程师的实战视角整理，欢迎讨论。如果对ATE测试、DFT、良率分析等话题感兴趣，关注专栏持续更新。