从电路设计角度分析CDM ESD 保护

2026.05.23

前言

本人从事模拟集成电路设计多年，从成熟180nm工艺到较为先进的14nm工艺，遇到较多的ESD问题。ESD问题一旦发生基本上都会导致全层次的重新投片，因此可以说是一种很严重的错误。
本人并非ESD保护策略或者保护器件的专家。从经验来讲，常规ESD规格芯片之所以失败，往往是设计阶段分析的问题，而非具体保护能力的问题。换而言之，分析中忽视了某个通路而导致损坏发生的概率，远远大于分析到了所有情况但器件保护能力低于预期。

因此，本文完全从电路设计者的角度，简单介绍CDM ESD保护的一些分析思路。其中忽视了ESD的详细参数，保护器件的特性，寄生具体影响等等细化内容。不当之处，还望取其精华，弃其糟粕即可。

CDM 介绍

CDM（Charging Device Model，带电器件模型） 是 ESD（静电放电）四大测试模型之一，描述的是器件本身在制造、测试、运输过程中积累静电荷后，突然接地放电的场景。

简单理解：器件自己变成了"带电体"，一接触地就放电打坏自己。

模型	全称	放电主体	等效电路	放电特点
HBM	Human-Body Model	人体带电触碰器件	100pF + 1.5kΩ	放电时间 ~150ns，电压范围宽
MM	Machine Model	机器/设备带电触碰器件	100pF + 0Ω（金属）	放电极快（<10ns），电流大
CDM	Charge-Device Model	器件自身带电后对地放电	器件自身电容（pFnF级）	放电速度极快（ps~ns级），上升沿极陡
FIM	Field-Induced Model	器件处于外部电场中感应带电	—	场感应放电

其他ESD模型放电关注点是两个端口之间的放电。分析的时候，一般直接基于电路即可画出放电通路，分析放电通路中保护器件的特性，以及寄生的电容电阻，可以得到ESD保护方案的确定性分析。
CDM和其他模式的一个重要差别是，其放电源来自于芯片和封装自身。因此可能的放电通路包含整个电路，并且放电过程中的通路和实际器件的结构密切相关。因此其分析方式较为复杂。

HBM基于电路的分析

我们先从分析的HBM放电路径开始。
上图表示一个反相器，它的输入输出以及供电连接到了4个PAD。每个PAD上都有各自的ESD保护单元。
但HBM发生的时候，类比为外部一个带有高压的电容通过两个PAD进行放电。
当然其中还有受到寄生电感的帮助，但为了简化分析，这里并不画出。

我们首先需要分析，可能的放电路径全部列出如下表：

正向	负向	通路中的保护器件	通路受保护器件(电压)
VIN	VSS	D1 击穿	MOS管 Gate
VSS	VIN	D1 导通	MOS管 Gate
VIN	VDD	D1 击穿 + PClamp 正向导通	MOS管 Gate + Vds
…	…	…	…

举例来说，从VIN到VDD，ESD放电通路需要先击穿D1，然后通过VSS走线走到PClamp，然后正向击穿PClamp器件，从而到达VDD。这时候，我们就需要评估：D1的击穿电压，VSS上的走线电阻，PClamp正向导通的电压，VDD上的走线电阻，从而得到HBM发生的时候在这个路径上的压降。 这部分压降会落在反相器内部器件的Vgs上（Pside）和Vgs+两个Vds（Nside）上。当然可以看到限制这个击穿电压的应该是PSide的Vgs。

可以看到，HBM这样的ESD设计，是完全可以在只有电路的时候进行设计的。寄生电阻等因素和芯片大小，PAD摆放和具体金属走线都有关系，这些要求会转化为后端版图设计中的要求和限制。

CDM的特点

在分析之前，我们首先要理解CDM的特殊之处。

受保护器件

在分析HBM的时候，我们会兼顾器件耐压和栅极耐压。因为HBM时间达到100nS级别，同等条件下，HBM的总能量是CDM的10倍或更多。因此，HBM中会发生热损坏。
CDM时间短，峰值电流大，但是总能量较小。因此主要考虑的是瞬间击穿。瞬间击穿对有源区的二极管来说耐受和恢复能力都较为强。但随着工艺节点下降，栅极对瞬间击穿的耐受能力越来越低。因此在分析CDM中，主要的关注点是避免栅极击穿。

CDM 芯片整体充电的物理过程

CDM 是整块芯片悬浮带电（芯片脱离夹具、人手、PCB，整体浮空），外界静电场对芯片做整体电容充电，等效为：芯片 = 一个大导体 / 半导体电容，在外电场下发生载流子分离与积累。
分两种极性：

芯片整体带 正电（CDM+） → 电荷主要积累在 Psub

外部电场使整个芯片电位抬高、整体带正电。
芯片主体是大面积 Psub，体积 / 面积占比远大于 Nwell、金属、有源区，是芯片最大的电荷存储体。
Psub 本底就是空穴（正载流子），在外场作用下，空穴被束缚 / 富集在衬底体内，形成宏观正电荷。
局部 Nwell、金属等区域面积小，存储电荷量远不及整片 Psub，可忽略。
宏观表现：CDM 正电荷 → 主体电荷在 Psub。

芯片整体带 负电（CDM−） → 电荷主要积累在 Nwell

外部电场使整个芯片电位拉低、整体带负电，外界向芯片注入 / 感应出大量电子。
Psub 是 P 型，对电子（少子）容纳能力弱，多余电子无法稳定存放在 Psub 中，会快速复合或被排斥。
Nwell 是 N 型半导体，本底以电子为多子，可以大量容纳、存储负电荷（电子）。
芯片上所有 PMOS 对应的 Nwell、孤立 N 型区域，成为负电荷主要存储位置；尤其浮阱 (Floating Nwell) 无直流偏置，电荷无法泄放，负电荷会越积越多。
宏观表现：CDM 负电荷 → 主体电荷集中在 Nwell。

为了从电路设计者进行分析，我习惯把芯片背面到大地模拟成一个大电容。

CDM放电案例一

画出放电通路

类同HBM的电路案例进行分析。书写出一个表格如下：

正向	负向	通路中的保护器件	通路受保护器件(电压)
PSUB	VIN	D1正向导通	MOS管Gate
VIN	PSUB	D1击穿	MOS管Gate
…	…	…	…

剖面图如上图所示。

接下来我们按表内每一种情况分析CDM放电通路。

第一行的通路

衬底电荷为正，当VIN短接到GND的时候释放到地。
可以看到这时候最适合其泄放电荷的路径是通过DIO1的二极管。正向导通的二极管拥有最大的面积，并且最小的泄放电压。
我们同时也要写出其他可能的泄放通路，这些通路包括电容，因为ESD是一个快速事件，电容完全可能作为泄放通路。并且，备选的泄放通路实际上也是承受电压而需要被保护的器件路径。
其他路径列举如下，可以明显看出弱于DIO1：

1. NMOS的Body，到Gate电容，到PAD
2. PMOS的PSUB到Body，到Gate电容，到PAD
   值得一提的是，图中画出的NMOS是一个衬底型器件。在很多工艺中我们会使用DNW做额外的隔离。可以想象这种情况下，电荷要通过通路#1的话，需要先走到表面，通过金属走到NMOS内部PWell，再走到Gate电容。这很明显是更加长，更多阻抗的路径，也更不可能形成电荷通路。

此时，图中的area0是电荷存储位置，而没有大电流从area1走，因此可以认为area0和area1的电压相同。
对于其他路径上的节点，他们看到的电压，和HBM相似地分析，和主泄放通路钳位器件相关，并且和放电通路上的电阻相关。

在这个例子里，主通路导通电压较低，并且衬底阻抗足够低，其他备选路径上的器件所看到的电压能够被安全保护。

第二行的通路

衬底电荷为负，当VIN短接到GND的时候，电子释放到地。或者可以视为电流从地流到衬底。

列举可能的通路：

1. D1击穿，到NWell&PSUB
2. NMOS Gate电容，到PWell，到NWell&PSUB
3. PMOS Gate电容，到NWell

显然通路1，其泄放时候的电压明显会高于前一个Case。因此，是否通路2&3也会变得可能呢？
通常，我们是不希望泄放通路经过脆弱的栅极，这可能会造成直接损坏，缺陷或者浮动电荷（类似float gate）。而且越先进的工艺节点，Gate越是脆弱。因而，我们需要避免电荷通过通路2&3放电。

基于HBM的经验，可以直观的想到：

1. 如果Gate上有一个电阻到PAD，那通路2&3泄放电荷的阻抗变大，因而也会变得更加难以形成了。
2. 在没有电阻的时候，一个大的Gate相比一个小的Gate则会更容易形成CDM的通路，因为更大的电容意味着更低阻的放电通路。

这种保护方式其实就是我们常用的ESD二级保护单元。

在这个例子里，同样可以看到，只要保护单元D1击穿电压合适，并且电荷释放通路上的阻抗够低，则受保护的栅极可以安全。

CDM放电其他的案例

到目前为止，虽然我们的分析方式需要通过器件结构发起，但结论非常类似HBM。那就是我们在端口处有一个强壮的泄放器件，并且保证不希望的通路上的阻抗足够大，避免成为电荷泄放通路。

接下来我们会看几个特殊的例子。

例子 1

这个电路里多了一个电容C0。当我们进行HBM分析的时候，由于这个电容不连到任何PAD，可以说它的存在与否和HBM分析毫无关系。
然而，我们来看一下它对CDM的影响。

当PSUB衬底存有电荷，输出PAD短路到GND放电时，主要的电荷会通过保护器件DIO2进行泄放。如果没有电容C0，我们可以认为整个PSUB被带动一起从高电位向下降落，因此保护栅极的电压差如前所述。
但是由于C0的存在，电容两端电压不能突变，因而看起来是输出管的衬底向下降落，而电容附近的并未降落。这会导致瞬间输出管上的Vgb、Vgs发生突变，从而击穿栅极。

我们可以扩展一下这个概念，电容C0不一定需要是一个图中所画的Poly电容。以下都可以形成类似的效果：

1. 大面积金属
2. VDD和VSS走线
3. Dummy 金属
4. RDL & Bump

在一些工艺里，会推荐给大电容对地接一个小电阻，应该是有这方面的考虑。

例子 2

如图中上半部份所显示，这是一个典型的PMOS输入的差分对。其中一个管子的Gate接到了PAD。并且在PAD加上了常规的ESD保护。
底部是这个电路的大致的器件剖面图。
分析这种情况：器件本身带负电荷，VIN PAD短接到地。
如果PMOS的NWELL接到VDD，最佳的泄放通路为(按正电荷方向)：
VIN PAD -> DIO1正向 -> NWELL

但现在PMOS的NWELL接到成了自衬底方式。虽然这有利于电路性能，却在CDM中会有影响。
这种连接方式下，最佳的泄放通路为(按正电荷方向)：

1. VIN PAD -> DIO2击穿 -> PSUB -> 体二极管 -> NWELL
2. VIN PAD -> DIO1正向 -> VDD -> PClamp击穿 -> 体二极管 -> NWELL

这两个通路除了明显长于前一个情况，还有一些问题：

• PClamp不太可能总是在输入PAD附近，因而通路#2会走过很长的电阻。
• DIO1和DIO2通常位于PAD旁边，而差分对电路和二级保护的电阻和二极管往往和他们有一段距离。

因此，可能发生的情况是，电荷通过VIN -> DIO2击穿 -> 通过低阻VSS走线 ->二级保护二极管 -> PMOS栅极 导致栅极损坏

因此，如果接到PAD的差分对必须要使用自衬底的管子，需要仔细衡量CDM电荷路径上的阻抗问题。

例子 3

在一个更进一步的例子，如上图中，芯片中有多个不同的电源轨，以及多个地轨。通常，共地通过两个二极管实现，如图中底部。

当B侧的电荷，例如芯片含有存储在PSUB中(假如PSUB连接到VSSB)的正电荷，或者存储在NWELL中(VDDB)的负电荷，A侧的某个pin短路的时候，理想的路径是通过VSSB到VSSA的二极管通路。图中所示绿色箭头
但实际中，共地二极管在芯片中可能位于较远的位置，走线电阻太大；又或者大小不足以提供低电压的瞬间电荷通路。电荷会从连接到VSSB的有源区，通过B侧反相器的栅极泄放到A测反相器的输出，再通过A侧有源区泄放到相关PIN。
即使图中连接VSSA和VSSB的二极管不存在，这种情况依然可能存在。当这种横跨多电源域的电路，位于数模混合信号接口处，地线有可能由于布局，实际连接点非常远离信号线的连接位置。当跨域进行电荷泄放的时候，由于地线上的走线阻抗，依然可能发生栅极击穿。

因此，在多电源域的接口位置，也需要关注不要让栅极成为可能的电荷泄放通路。

例子 4

在多电压域芯片里，levelshift电路用来在不同电源域之间传递逻辑信号。它们大多不会接近端口，但是在CDM模式下需要特殊的保护。

如上图是一个低电平信号转高电平的典型Levle Shift电路。
假设CDM发生的时候，芯片带正电荷，VDDH短路到地。
这时候整体芯片对地放电，电压抬高。
主通路是通过VDDH的ESD保护器件。
高侧的NWell里的电荷会通过击穿NP结进行放电。
问题在于VDDL侧的放电通路。现在底部的两个NMOS本身会随着VDDH域PMOS放电而被带动。但存储在VDDL域的电荷现在一个可能的通路是从NMOS的Gate到PWell到与PMOS连接的Drain端。
或者也可以理解为VDDH侧放电时，底部NMOS的Gate实际上受VDDL侧放电的控制。两者不同的放电速度，会在NMOS的栅极产生瞬间压降，从而造成损坏。

因此，通常对于这样结构的Level Shift电路，需要在在VDDL侧NMOS的栅极加GGNMOS进行保护。

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另一个方向考虑这个结构。假如底部是高压输出，顶部是一个低压域，那么这就变成一个高压转低压的Level Shift电路。
这时候底部NMOS可能是个高压管，因此栅极比较厚，不太容易损坏。
我们需要考虑顶部PMOS的栅极安全。
当VDDL（原VDDH）短接到地的时候，锁存节点P+和栅极形成的环路会某种程度上倾向于保持节点电压。但源极已经随着VDDL跌落到地了。
为了保护PMOS的栅极，同样会建议在PMOS栅极上也加上GGNMOS进行保护，帮助Gate和有源区泄放电荷。

总结

CDM的分析方式和传统HBM等ESD有很大不同。既要考虑端口，又要考虑芯片内部，还要结合器件结构进行分析。本人希望以此文章，探讨通过电路设计者的视角，确定需要保护的位置，在设计初期就能够定位保护节点和大致的保护方式。
本人对CDM的理解认识尚有很多不足之处，也有很多内在理解错误，希望能够的大家的指正。