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在FPGA技术于5G、AI及低空经济等新兴领域持续“破圈”、国产替代加速的宏大背景下，小眼睛科技联合紫光同创及电子发烧友共同发起了“拥抱开源——一起来做FPGA开发板”的项目。历时半年，集结了100多位来自各行各业的工程师智慧，我们成功打造了这款凝聚集体心血的紫光HiYou开源开发板（OPHW-25H）。

这款基于国产紫光同创Logos-2系列芯片的开发板，不仅是千元内入门级产品中唯一配备PCIe接口的轻量级利器，更实现了从硬件设计到底层代码的全方位开源，旨在为广大开发者提供一个高性价比、高扩展性的国产FPGA学习与验证平台，共同点燃技术创新的火花。

(详情见技术论坛：https://www.szlogicmatrix.com/）

1.实验简介

实验目的：

OPHW-25H 开发板上配有1 颗Micron 公司的1Gbit（128MB）的DDR3 芯片,型号为 MT41K64M16。DDR3的总线宽度共为16bit。DDR3 SDRAM的最高运行时钟速度可达400MHz(数据速率800Mbps)。该DDR3存储系统直接连接到FPGA。实验生成DDR3 IP官方例程，实现DDR3的读写控制，了解其工作原理和用户接口。

实验环境：

Window11

PDS2022.2

硬件环境：

OPHW-25开发板

2.DDR3 控制器简介

OPHW-25为用户提供一套完整的DDR memory控制器解决方案，配置方式比较灵活，采用软核实现DDR memory的控制，有如下特点：

支持 DDR3

支持 x8、 x16 Memory Device

最大位宽支持 32 bit

支持裁剪的 AXI4 总线协议

一个 AXI4 256 bit Host Port

支持 Self_refresh， Power down

支持 Bypass DDRC

支持 DDR3 Write Leveling 和 DQS Gate Training

DDR3 最快速率达 800 Mbps

3.实验设计

3.1.安装DDR3 IP 核

PDS安装后，需手动添加DDR3IP，请按以下步骤完成：

（1）DDR3IP文件： ipsxb_hmic_s_v1_4.iar

（2）IP安装步骤：IP核安装与查看用户指南.pdf

3.2.DDR3 读写Example 工程

1.打开PDS软件，新建工程ddr_test，点开如下图标，打开IPCompiler；

2.选择DDR3IP，取名，然后点击Customize；

3.在DDR设置界面中Step1按照如下设置：

4.Step2按照如下设置：

5.Step3按照如下设置，勾选CustomControl/AddressGroup，管脚约束参考原理图：

6.Step4为概要，点击Generate可生成DDR3IP；

7.关闭本工程，在本工程路径下打开Example工程：ddr_test\ipcore\ddr_test\pnr

8.打开顶层文件，free_clk、ref_clk可使用同一时钟源：

9.对“Step3已做管脚约束”外的其他管脚，对照原理图使用UCE工具进行修改：

10.以下管脚可约束在LED，方便观察实验现象；

信号	LED
err_flag_led	LED0
heart_beat_led	LED1
ddr_init_done	LED2
pll_lock	LED3

11.在第一个工程时创建ddrip时可按以下方式查看IP核的用户指南，了解Example模块组成；

4.实验现象

注：例程位置：Demo\ddr_test\ipcore\ddr_test\pnr

信号名称	参考说明	LED 编号
ddr_init_done	初始化标志	1
err_flag_led	数据检测错误信号	0
heart_beat_led	心跳信号	3
ddrphy_cpd_lock	时钟锁定	2

打开约束文件，修改上面的四个信号名的引脚约束，重新约束到开发板上的LED灯。下载程序，可以看到LED0和LED3闪烁，LED1，LED2熄灭。