引言

芯片亚稳态（Metastability）是数字集成电路设计中一种关键的时序失效模式，指触发器在违反建立时间（setup time）或保持时间（hold time）约束时，其输出进入一个既非逻辑“0”也非逻辑“1”的中间电平状态，并可能长时间无法稳定的现象。该现象源于双稳态触发器内部由交叉耦合反相器构成的正反馈环路，在输入信号跳变与采样时钟边沿过于接近时，系统能量不足以迅速锁定至任一稳定态，从而陷入亚稳平衡点。随着现代芯片向高速、低功耗、多时钟域架构发展，亚稳态已成为影响系统可靠性与功能安全的核心挑战之一，尤其在跨时钟域（CDC）数据传输、异步复位释放等场景下尤为突出。尽管亚稳态是一种概率性事件，无法被彻底消除，但通过合理的电路设计与验证手段可将其发生概率降至可接受水平。本文旨在系统梳理国内外在芯片亚稳态领域的研究进展，涵盖基本原理、设计影响、关键技术路径及代表性成果，通过比较分析揭示当前技术格局与未来发展趋势，为相关领域的研究人员与工程师提供参考。

双稳态触发器结构与亚稳态响应波形示意图

一、芯片亚稳态的基本原理

（一）物理机制与产生条件

亚稳态的物理根源在于触发器的双稳态结构及其内在的正反馈机制。典型的D型触发器由主从两级锁存器构成，每一级均包含一对交叉耦合的反相器，形成两个稳定的电压状态：高电平（VDD）和低电平（GND）。当数据输入端（D）的信号在时钟有效边沿附近发生变化时，若其变化时刻落入了建立时间（tsu）与保持时间（th）所定义的窗口内，则主锁存器内部节点Qm与Qbm将趋向于VDD/2的中间电平。在此状态下，正反馈增益有限，无法克服微小噪声（如热噪声、电源扰动）的影响，导致电路无法在规定时间内决断出明确的逻辑值。此时，触发器的输出将表现出震荡、毛刺或长时间延迟收敛等非理想行为，即进入了亚稳态。最终，由于随机噪声的持续作用，系统会以近乎相等的概率随机收敛至逻辑“0”或“1”，且收敛后的值与原始输入无必然关联。

亚稳态的产生主要由以下三种情形触发：一是建立时间违例，即数据信号未能在时钟上升沿前足够长的时间内保持稳定；二是保持时间违例，即数据信号在时钟上升沿后过早地发生了改变；三是异步复位信号的撤销时刻不当，落在了恢复时间（recovery time）或移除时间（removal time）之内。这些情况在跨时钟域通信、外部异步信号采样以及复位电路设计中普遍存在，构成了亚稳态风险的主要来源。

（二）数学建模与量化分析

为了对亚稳态进行量化评估，业界普遍采用Baker氏平均无故障时间（MTBF, Mean Time Between Failures）模型。该模型将亚稳态的发生视为一个泊松过程，其核心公式如下：

其中，

fc为目标时钟频率，

fd为数据变化频率，

tR= Tc为有效采样窗口宽度（对于单级同步器），

        Note：两级同步时，tR2=Tc​−Tck2q​(FF1)−Tsetup​(FF2)−Tdatadelay​+tclockskew​（MTBF公式有些不同）

τ 为触发器的分辨率时间常数，表征其退出亚稳态的平均速度。

T0，定义short window ，如果数据在该窗口内发生变化，则产生亚稳态

       该公式表明，MTBF与系统时钟频率和数据变化率成反比，而与采样窗口宽度和分辨率时间常数呈指数关系。因此，提升MTBF最有效的途径是增加可用于解析亚稳态的时间（tr），例如通过降低时钟频率或使用多级同步器。值得注意的是，亚稳态的持续时间服从指数分布，这意味着虽然大部分亚稳态事件能在极短时间内解决，但仍存在极小概率出现超长恢复时间，从而引发下游逻辑错误。

下表总结了与亚稳态相关的典型参数及其在先进工艺下的典型值：

参数	定义	单位	典型值
建立时间 (tsu)	数据必须在时钟边沿前稳定的最短时间	ps	150
时钟到输出延迟 (tco)	时钟边沿到输出变化的时间	ps	200
分辨率时间 (τ)	退出亚稳态的平均时间常数	ns	0.5~2
MTBF	平均无故障时间	秒/年	可达数百年

二、亚稳态对芯片设计的影响

（一）时序违规与逻辑错误

亚稳态对芯片设计最直接的影响是引发时序违规与逻辑错误。当一个触发器进入亚稳态时，其输出信号的传播延迟将显著超过正常的时钟到输出延迟（tco），甚至可能达到纳秒乃至微秒量级。这种异常的延迟会破坏后续组合逻辑路径的时序裕量，导致其输出在下一个时钟周期的建立时间窗口内仍未稳定，从而引发连锁性的建立时间违例。此外，处于中间电平的亚稳态信号被下游门电路采样时，由于CMOS门的阈值电压（Vth）通常位于VDD/2附近，同一信号可能被不同的接收单元解读为不同的逻辑值，造成严重的逻辑不一致问题。

（二）系统级故障风险

亚稳态的危害不仅限于局部时序问题，更可能演变为灾难性的系统级故障。在控制密集型模块中，如有限状态机（FSM），若其状态寄存器的输入信号因亚稳态而产生误判，可能导致状态转移逻辑失效，使系统进入非法编码状态并最终挂死，完全丧失响应能力。对于具有多扇出的信号，亚稳态带来的风险更为严峻。由于布线延迟的微小差异，同一个亚稳态信号被不同目的寄存器采样的时刻略有不同，这可能导致部分模块接收到“0”，而另一部分接收到“1”，造成系统内部状态分裂。例如，在异步FIFO设计中，读写指针的格雷码同步若发生亚稳态，可能导致空满标志同时为真或都为假，进而引发数据溢出或读空等严重错误。实际工程案例中，此类偶发性崩溃往往难以复现与定位，给调试带来巨大挑战。

（三）可靠性与PVT敏感性

芯片的可靠性直接受到工艺（Process）、电压（Voltage）和温度（Temperature）波动的影响，而这些因素同样深刻地加剧了亚稳态的风险。在慢工艺角（slow corner）、低压（low voltage）和高温（high temperature）的组合条件下，晶体管的驱动能力下降，路径延迟增大，使得建立时间裕量急剧缩减，更容易发生违例。研究表明，温度每升高10℃，分辨率时间常数τ值可能膨胀约17%，根据MTBF公式，这将导致系统可靠性呈指数级下降。此外，仿真工具在RTL和门级阶段通常假设触发器能瞬间完成判决，无法模拟真实的亚稳态行为，导致仿真结果过于乐观。实测数据显示，理论预测的MTBF可达数十亿年，但在高温满载的实际工况下，系统可能仅运行数小时就出现故障，两者偏差可达数十个数量级，凸显了真实世界与模型之间的鸿沟。

三、关键技术路径与工程实践

（一）主流缓解策略

针对亚稳态风险，业界已发展出一系列成熟且行之有效的缓解策略。最经典的方法是使用两级或多级D触发器同步器。第一级触发器允许进入亚稳态，而第二级触发器则在一个完整的时钟周期后对其进行重新采样。由于亚稳态持续时间服从指数衰减规律，经过一个周期后，其未解决的概率已大幅降低。三级同步器可进一步提升可靠性，适用于航天、医疗等对安全性要求极高的场景，但代价是增加了额外的延迟。

对于多比特数据的跨时钟域传输，异步FIFO结合格雷码指针是标准解决方案。格雷码确保相邻计数值之间仅有一位翻转，从而避免了多位同时跳变导致的亚稳态传播风险。握手协议（Handshake Protocol）则是另一种可靠方法，通过请求（Request）-应答（Acknowledge）的交互机制，确保发送方的数据在接收方确认稳定采样后才更新，从根本上规避了时序冲突。在极端高可靠应用中，三模冗余（TMR）+多数表决技术被广泛采用，通过三套独立的硬件执行相同任务，并由表决器输出多数结果，即使单个模块因亚稳态出错，系统仍能维持正确功能。

（二）先进设计方法

随着设计复杂度的提升，更先进的设计方法不断涌现。FPGA厂商提供了专用同步单元（hardened synchronizer primitives），这些预配置的IP核经过优化，具有更低的亚稳态风险。自适应同步器则能动态调整同步级数或时钟相位，根据实时监测到的时序裕量，在性能与可靠性之间实现最优权衡。在验证层面，形式验证与MTBF分析工具已成为不可或缺的环节。Mentor 0-In CDC、Synopsys Spyglass等静态分析工具能够自动识别设计中的所有潜在CDC路径，并进行形式化签核，极大地提高了验证效率与覆盖率。

（三）代码实现注意事项

在硬件描述语言（HDL）编码实践中，有若干关键注意事项需严格遵守。首先，应在用于同步的触发器上添加 (* ASYNC_REG = "TRUE" *) 属性，以防止综合工具将其优化掉或打散。其次，同步器的输出信号不得在同一时钟周期内被其他逻辑使用，必须等待至少一个周期以确保其已脱离亚稳态。最后，对于多比特信号，绝不能简单地对每一位单独使用两级同步器，因为各比特的同步延迟可能存在微小差异，导致采样到瞬态的非法编码。必须采用异步FIFO或握手协议等专门技术来处理。

四、国内外研究进展与比较分析

（一）中国主要研究团队与成果

近年来，中国科研机构在与亚稳态相关的前沿领域取得了多项突破性成果，但其研究重心更多偏向于新材料体系中的物理亚稳机制探索。中国科学院物理研究所/北京凝聚态物理国家研究中心在多个方向取得引领性进展：在金刚石氮空位（NV）中心近邻核自旋上首次实验观测到开放量子系统的亚稳现象，揭示了“两步弛豫”动力学行为，为非平衡量子物理研究提供了新范式；在78比特超导量子芯片上实现了预热化平台的观测，验证了量子模拟在复杂系统研究中的优势；并通过晶界调控策略，成功在ZrO₂薄膜中稳定了铁电亚稳相，为解决器件疲劳失效问题开辟了新路径。

北京大学彭海琳教授团队研发了基于二维铁电材料Bi₂SeO₅的高速铁电晶体管（FeFET），其工作电压低至0.8V，耐久性超过1.5×10¹²次循环，为构建超低功耗存算一体芯片奠定了基础。上海交通大学毛志刚教授团队则在传统数字电路领域贡献突出，提出了“亚稳态风险预测与消除”（MPAM）技术，利用三相时钟机制提前预测风险，实现了在NoC中使用单级同步器进行低延迟通信，数据延迟降低了58%。

（二）国际研究动态

相比之下，国际学术界与工业界的研究更聚焦于传统数字电路中的亚稳态建模、容错架构与自动化工具链。Rensselaer Polytechnic Institute与Georgia Tech等高校致力于探索能量高效且能容忍亚稳态的新型计算模型。TU Wien的研究团队发展了“Metastability-containing circuits”（含亚稳态电路）的新范式，旨在设计能够安全传播亚稳态信息而不崩溃的容错系统。在产业界，Synopsys、Cadence等EDA巨头已将CDC分析与MTBF量化工具深度集成到其设计流程中，形成了高度系统化的解决方案。华为海思等领先企业也建立了严格的同步电路设计规范，强制要求所有CDC路径通过专用工具进行形式验证。

（三）比较视角

通过上述对比可以发现，国内外研究呈现出明显的差异化特征。国内研究的优势在于基础科学前沿，特别是在量子系统、新型铁电材料等新兴领域，对物理亚稳态的微观机制进行了深入探索，产出了一系列发表于Nature、Science等顶级期刊的成果。然而，在传统数字电路设计的基础建模、高精度MTBF仿真算法以及自主可控的EDA工具开发方面，我国仍存在短板。国外研究则展现出强大的工程化与产业化能力，其成果直接服务于大规模芯片设计，形成了从理论、工具到设计规范的完整闭环。未来，加强国内高校与企业的协同创新，推动基础研究成果向工程实践转化，将是提升我国在该领域整体竞争力的关键。

结论

综上所述，芯片亚稳态作为数字电路中不可避免的概率性事件，其研究与应对贯穿于集成电路设计的全生命周期。通过系统梳理可见，尽管无法根除，但借助多级同步、异步FIFO、握手协议等一系列成熟技术，已能有效将其风险控制在极低水平。当前，全球研究格局呈现出“基础探索”与“工程深化”并行发展的态势：以中科院、北大、上交大为代表的中国团队在量子、新材料等物理亚稳机制方面引领前沿；而欧美学术界与工业界则在传统电路的建模、容错架构与自动化工具链上持续精进。展望未来，我国亟需弥补在基础建模与国产EDA工具方面的不足。建议大力推动国产CDC分析与MTBF量化工具的研发，加强高校-企业联合实验室建设，并将亚稳态设计规范纳入高等教育课程体系，全面提升工程师的风险意识与设计能力。随着高性能计算、人工智能和量子信息等领域的快速发展，对系统可靠性的要求将日益严苛，亚稳态研究必将在保障芯片功能安全与提升系统鲁棒性方面发挥更加关键的作用。