SRAM与DRAM：速度 vs 容量的永恒博弈

badwomen__

1160人浏览 · 2026-03-17 21:13:49

badwomen__ · 2026-03-17 21:13:49 发布

CPU缓存用SRAM，内存用DRAM，这是计算机体系结构的基本常识。但为什么不用SRAM做主存？DRAM这些年在忙什么？这篇从物理原理到产业现实聊清楚。

1. 物理原理：6T vs 1T1C

1.1 SRAM：6个晶体管存1位

SRAM用6个晶体管（6T）组成一个双稳态锁存器¹²：

4个晶体管构成两个交叉耦合的反相器（保持状态）
2个晶体管作为传输门（读写控制）

优点：

只要通电，数据就保持，无需刷新
访问时间0.5-2.5ns，接近CPU周期
确定性延迟，无刷新干扰

缺点：

6个晶体管占面积大，密度低（1-4Gbit/芯片）
成本高（$5000+/GB vs DRAM $1-3/GB）³
静态功耗不低（漏电电流）

1.2 DRAM：1个晶体管+1个电容存1位

DRAM用1个晶体管+1个电容（1T1C）存储电荷¹²：

电容充电=1，放电=0
晶体管作为开关控制读写

优点：

结构简单，密度高（16Gbit+/芯片）
成本低，适合大容量

缺点：

电容漏电，必须每64ms刷新一次
访问时间50-100ns，比SRAM慢20-50倍
刷新操作占用带宽，增加延迟

2. 为什么SRAM不能做主存

简单算笔账：

指标	SRAM	DRAM	差距
每bit晶体管数	6	1	6x
成本/GB	$5000+	$1-3	1000x+
容量/芯片	1-4 Gbit	16+ Gbit	4x+
访问时间	0.5-2.5ns	50-100ns	20-50x

如果一台电脑配16GB内存：

用DRAM：成本$20-50
用SRAM：成本$80,000+

这还不考虑功耗和面积。SRAM的静态功耗虽然比动态功耗低，但16GB SRAM的漏电功耗可能超过100W，而DRAM只有几W¹。

结论：SRAM适合做缓存（MB级），DRAM做主存（GB级），这是物理定律和经济规律共同决定的⁴。

3. DRAM的架构演进

3.1 多Bank设计

现代DRAM（DDR3/DDR4/DDR5）采用多Bank架构，典型4-16个Bank：

DDR4 DIMM
├── Bank Group 0
│   ├── Bank 0
│   ├── Bank 1
│   ├── Bank 2
│   └── Bank 3
├── Bank Group 1
│   └── ...
└── ...

关键时序参数：

tRCD：Row to Column Delay，行激活到列访问，约15ns
tRP：Row Precharge Time，行预充电时间，约15ns
tCAS：CAS Latency，列访问延迟，约15ns

Bank并行：当Bank A在预充电时，Bank B可以激活行，重叠延迟，提升带宽利用率到70-80%（单Bank仅30%）。

3.2 Burst传输

一次列访问可以连续传输多个数据：

DDR4：Burst Length = 8
DDR5：Burst Length = 16

这样减少了命令开销，提升了有效带宽。

4. DRAM的容量增长：摩尔定律的放缓

4.1 历史趋势

时期	容量增长	时间
1980-1998	每3年4倍	18年
1998-2006	每2年2倍	8年
2006-2014	每4年2倍	8年
2014-2024	每4年2倍	10年+

1980年代到1998年，DRAM容量每3年增长4倍，符合摩尔定律。但2006年后，增长速度明显放缓。

4.2 技术瓶颈

电容漏电：

20nm以下工艺，电容面积缩小，但漏电增加
刷新频率不能降低（必须保持64ms内刷新所有行）
刷新功耗占比上升到20-30%

Cell干扰：

高密度下，相邻存储单元互相干扰
需要更复杂的纠错（ECC）和隔离技术

光刻极限：

1T1C结构需要高深宽比的电容，制造困难
3D NAND可以堆叠，但DRAM的电容结构难堆叠

5. Memory Wall：CPU等内存的困境

5.1 问题本质

Wulf和McKee在1990年代提出"Memory Wall"概念⁵：

CPU性能指数增长（每2年3x）
DRAM带宽线性增长（每2年1.6x）
DRAM延迟几乎不变（年改进<5%）

结果是：CPU越来越快，但等内存的时间占比越来越高。

5.2 数据对比

年份	CPU频率	DRAM延迟	CPU周期/内存访问
1990	33MHz	80ns	~3 cycles
2000	1GHz	60ns	~60 cycles
2010	3GHz	50ns	~150 cycles
2024	5GHz	40ns	~200 cycles

20年前，访问内存只要几个周期；现在要几百个周期。这就是为什么缓存层次结构（L1/L2/L3）如此重要。

6. DRAM的应对：HBM和3D堆叠

6.1 HBM（High Bandwidth Memory）

传统DDR的瓶颈：

64位总线，频率越高信号完整性越差
长走线，功耗高

HBM的解决方案⁶⁷：

3D堆叠：4-12层DRAM die垂直堆叠
TSV（Through-Silicon Via）：硅通孔垂直连接
宽总线：1024-2048位，低频（1-2GHz）但并行度高

性能对比：

类型	带宽/堆栈	容量/堆栈	功耗/bit
DDR5	~70 GB/s	64GB	高
HBM2E	460 GB/s	16GB	低
HBM3	819 GB/s	24GB	更低
HBM3E	~1.2 TB/s	36GB	最低

实际案例⁶：

NVIDIA H100：5个HBM3堆栈，80GB，>3 TB/s带宽
AMD MI300X：8个HBM3堆栈，192GB，5.3 TB/s带宽
对比：8通道DDR5-5600仅~400 GB/s

6.2 近内存计算（PIM）

三星HBM-PIM⁶：在HBM中集成AI计算单元，减少数据搬运。

原理：数据在哪里，计算就在哪里，避免"数据搬运比计算还耗能耗时"。

7. 未来方向

7.1 CXL内存扩展

CXL（Compute Express Link）协议允许：

CPU通过PCIe访问远程内存
内存池化，多个CPU共享
分层存储：DRAM + SCM（Storage Class Memory）

Intel Sapphire Rapids支持CXL.mem，可以扩展内存容量 beyond 传统DIMM限制。

7.2 新型存储器

技术	原理	状态
MRAM	磁性隧道结	嵌入式应用
ReRAM	阻变存储器	研发中
FeRAM	铁电存储器	小容量 niche
3D XPoint（Optane）	相变存储器	已停产

这些试图填补DRAM和NAND Flash之间的gap，但成本和密度仍不如DRAM。

8. 总结

维度	SRAM	DRAM	HBM
速度	0.5-2.5ns	50-100ns	~10ns
容量	MB级	GB级	10-100GB
成本	$5000+/GB	$1-3/GB	$50-100/GB
用途	缓存	主存	AI/HPC加速器

关键认知：

SRAM和DRAM的分工由物理原理决定，短期内不会改变
DRAM容量增长放缓，但HBM通过3D堆叠继续提升带宽
Memory Wall问题无解，只能通过缓存层次、预取、近内存计算缓解
未来可能是DRAM + SCM + CXL的混合架构

理解这些，做系统设计时就能在速度、容量、成本间找到平衡。

9. 写在最后

既然内存墙限制了CPU，那为什么服务器 CPU 不标配 HBM？
除了HBM还有其他解决方案吗？

参考

NinjaOne. DRAM vs. SRAM: Which One Should You Choose? 2026. ↩︎ ↩︎ ↩︎
LinkedIn. SRAM vs DRAM: A Technical Comparison That Shapes Modern Memory Architecture. 2025. ↩︎ ↩︎
Nfina. Comparing SRAM vs DRAM in Depth: The Battle of Speed and Efficiency. 2025. ↩︎
LinkedIn. SRAM vs DRAM: Why Modern Systems Optimize for SRAM Locality Instead of Replacing DRAM. 2025. ↩︎
Emergent Mind. Memory Wall: CPU-Memory Performance Bottleneck. 2025. ↩︎
IntuitionLabs. HBM vs. DDR: Key Differences in Memory Technology Explained. 2025. ↩︎ ↩︎ ↩︎
LinkedIn. HBM3 vs GDDR6X vs DDR5 – Which Memory Powers AI, Gaming, and HPC? 2025. ↩︎