1、半加器、全加器是什么

  半加器电路指对两个输入数据位（a、b）相加，输出一个结果位（sum）和进位（cout），但没有计算进位输入的加法器电路。
　　相比半加器，全加器是将进位输入也代入计算的加法电路，同样输出一个结果位和进位。1位全加器就是计算带进位输入的1位二进制数的加法电路，多个一位全加器进行级联可以得到多位全加器。

2、1位全加器的Verilog实现

  了解了什么是1位全加器，那怎么有Verilog实现它呢，首先直接上代码：

module full_add2
(
	input a,     	//加数
	input b,		//被加数
	input cin,		//进位输入
	output sum,		//结果输出
	output cout		//进位输出
);
	assign sum = a^b^cin;
	assign cout = (a&b)|((a^b)&cin);
endmodule

  上述代码，直接给出了1位全加器的结果输出sum和进位输出cout。那么问题来了，这两个输出表达式是怎么写出来的呢？呸！👴管他怎么写出来的，代码能用就行😀！（开玩笑开玩笑😜，认真点。）
  首先，通用的方法是列出真值表：

cin	a	b	sum	cout
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

然后根据真值表写出逻辑表达式并通过卡诺图或者手工操作化简：
　　sum = (~ cin&~ a&b)+(~ cin&a&~ b)+(cin&~ a&~b)+(cin&a&b)=a^ b^cin
　　cout = (~ c&a&b) +(cin&~a&b) + (cin&a& ~b) + (cin&a&b) = (a&b)|((a^b)&cin)
　　由此可以得到最终的输出逻辑表达式，即上述代码中的表达式。
　　然鹅😕，上述表达式是经过化简得到的，从最终的表达式很难直观的理解输入输出的因果逻辑😰，就是sum的输出为啥是a^ b^ cin，cout的输出为啥是(a&b)|((a^b)&cin)？？？去TMD👴不学了，就这样吧！(开玩笑开玩笑，搞明白重要，继续学😅)

3、深层解析sum及cout表达式的逻辑

  首先考虑输出cout的逻辑表达式，什么条件下进位输出cout为1？？？分两种情况：
　　1、a和b相加已经产生进位。说明a和b都为1，此时不管cin是1还是0，不影响cout输出，这种情况对应逻辑表达式（a&b）;
　　2、a和b相加没有产生进位。说明a和b都为0(此时不管cin是何值，进位输出cout都不会为1)，或a、b其中一个为1，另一个为0，此时a与b不相同，用异或逻辑表示便是（a^b），这种条件下只有cin为1时，进位输出才为1，对应逻辑表达为(a ^b)&cin。

  总结1（cout）：将上述两种情况加起来就是cout的逻辑表示，或逻辑表示加和，所以最终cout逻辑表达式为：cout = (a&b) | ((a^b)&cin)。

  另外对于sum思考下，什么条件下sum输出逻辑1？？？sum由输入cin，被加数a，加数b，三者加和得到，若想结果sum为1，则cin，a，b三个数中，必然要有奇数个1（若有偶数个1，则二进制数加和，必会产生进位使得最低位sum为0）。
　　可以首先判断a，b是否相同，使用异或逻辑(a^b)，然后分两种情况谈论：
　　1、a^b=1。说明a和b不相同，则必然一个为0，一个为1，此时已经存在一个1，那cin必须要为0才能使得sum为1，此时 (a ^b) 与cin相异，所以使用异或逻辑来描述这种情况 (a ^b) ^cin;
　　2、a^b=0。说明a和b相同，同时为0或同时为1；此时不管哪种情况，cin必须要为1才能使得sum为1，此时 (a ^b) 与cin仍然相异，所以还使用异或逻辑来描述这种情况 (a ^b) ^cin;

  总结2（sum）：综合上述两种情况，a ^b ^cin为sum的逻辑表达通式，用以计算a，b，cin中1的个数（奇偶），以此赋值sum是否为1。

  经过上述分析，是不是发现很容易就能记住结果输出sum和进位输出cout的逻辑表达式了✌！如果还记不住，那必然是因为我水平有限😐没给解释清楚！

4、最后，编写testbench文件，ModelSim跑一下仿真，很容易验证出上述代码的逻辑功能是正确的。

测试代码如下：

`timescale 1 ns/ 1 ns

module full_add2_tb();
	reg a;
	reg b;
	reg cin;
	reg clk;
	// wires                                               
	wire cout;
	wire sum;					
	initial begin
			clk = 0;
			a   = 0;
			b   = 0;
			cin = 0;
	end    
	always #10 clk = ~clk; //时钟频率50Hz
	always@(posedge clk)begin
			a   = {$random}%2;
			b   = {$random}%2;
			cin = ($random)%2;
	end
	full_add2 u_full_add2 (  
		.a   	(a),
		.b		(b),
		.cin	(cin),
		.cout	(cout),
		.sum	(sum)
	);                                                   
endmodule

仿真结果如下：

（在人生经过了725328000秒 后的某一天，博主写了他的第一篇CSDN，如有瑕疵请指正😉）